JPH0579980B2 - - Google Patents

Info

Publication number
JPH0579980B2
JPH0579980B2 JP1073672A JP7367289A JPH0579980B2 JP H0579980 B2 JPH0579980 B2 JP H0579980B2 JP 1073672 A JP1073672 A JP 1073672A JP 7367289 A JP7367289 A JP 7367289A JP H0579980 B2 JPH0579980 B2 JP H0579980B2
Authority
JP
Japan
Prior art keywords
photoresist film
film
forming
spacer
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1073672A
Other languages
English (en)
Other versions
JPH0269755A (ja
Inventor
Sansu Choe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Electronics and Telecommunications Research Institute ETRI
Original Assignee
Electronics and Telecommunications Research Institute ETRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Electronics and Telecommunications Research Institute ETRI filed Critical Electronics and Telecommunications Research Institute ETRI
Publication of JPH0269755A publication Critical patent/JPH0269755A/ja
Publication of JPH0579980B2 publication Critical patent/JPH0579980B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/20Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
    • H10P76/204Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks
    • H10P76/2041Photolithographic processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/09Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/094Multilayer resist systems, e.g. planarising layers
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/20Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/73Etching of wafers, substrates or parts of devices using masks for insulating materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/051Etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/947Subphotolithographic processing

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体製造工程における微細線幅加工
技術に係り、特に半導体素子製造時にスペーサー
(spacer)を利用した微細線幅形成方法に関する。
[従来の技術] 微細線幅加工技術は半導体素子製造時に必要不
可欠の技術である。最近半導体の集積度が増大す
るに従い設計基準が次第に減少しつつあるが、紫
外線光源(436nm)を用いて既存の工程を使用す
る場合、最少線幅は0.8μmまで可能である。
すなわち第3図に示した従来のパターン形成方
法は、基板101上に上層感光膜104を塗布し
(第3図A)、これを写真エツチング方法で露光さ
せ(第3図B)、および露光後現像する(第3図
C)工程と同じ工程で多層感光膜を利用した微細
線幅パターンを形成する。第4図に示した従来の
二層感光膜によるパターン形成方法は、基板10
1上に下層感光膜102を塗布し(第4図A)、
下層感光膜102上に上層感光膜104を塗布お
よび露光させ(第4図B)、上層膜104は現像
し、下層膜102は露光させ(第4図C)および
下層膜102を現像する(第4図D)工程と同様
の工程でパターンを形成したものである。第5図
に示した従来の三層感光膜によるパターン形成方
法は基板101の上に下層感光膜102を塗布し
(第5図A)、下層感光膜102上に中間酸化膜1
03を蒸着し、上層感光膜104を塗布し(第5
図B)、中間酸化膜103上にある上層感光膜1
04をエツチングし(第5図C)、下層感光膜1
02上にある中間酸化膜103をエツチングし
(第5図D)、および下層感光膜102を現像する
(第5図E)工程と同じ工程でパターンを形成し
た。
[発明が解決しようとする課題] 第3図の方法は段差(ステツプ)部位で線幅の
変化が甚だしい問題点がある。第4図の方法は第
5図の方法より簡単ではあるが上層感光膜104
と下層感光膜102の間の相互混合
(intermixing)効果が発生し、露光後の現像時に
種々の問題点が発生した。
[課題を解決するための手段] 本発明は上記のような問題点を解決するために
創案されたものである。
本発明は基板1上に下層感光膜102とこの下
層感光膜102の厚さより薄い上層感光膜104
を順次形成する工程、前記上層感光膜104を所
定パターンに形成する工程、前記所定パターンの
上層感光膜104の側壁に酸化膜からなるスペー
サ106を形成する工程、前記上層感光膜104
を除去する工程、前記スペーサ106をマスクと
して前記上層感光膜104の厚さに相応する厚さ
だけ前記下層感光膜102を除去する工程、前記
スペーサ106を除去する工程、前記下層感光膜
102上にSOG膜107を塗布した後、平坦化
して前記下層感光膜102の凹部にのみSOG膜
を形成する工程、および前記形成されたSOG膜
をマスクとして前記下層感光膜102を除去する
工程を有することを特徴とする。
[作用] スペーサー形成後、スペーサーをマスクとした
乾式方法で行うことにより、相互混合効果が発生
しないようにし、下層感光膜を乾式現像する際に
酸化膜層がマスクの役割を遂行するようにし、ま
たスペーサー程度に線幅を縮小することにより、
紫外線光源(436nm)を用いたとしても0.7μm以
下まで線幅加工が可能になるようにした。
[実施例] 以下、添付された図面によつて本発明を詳細に
説明すれば次の通りである。
第1図は本発明による二層膜(bilevel)パタ
ーン形成方法を図示した一実施例である。下層感
光膜塗布工程(第1図A)は、シリコン基板10
1上に、感光液を回転塗布機(MTI spinner)
を用いて下層感光膜102を3000rpmで膜厚
1.5μm程度になるように塗布した後、コンベクシ
ヨンオーブン(convection oven)で200℃以上
に20分間乾燥させる。下層感光膜としてはノボラ
ツクタイプまたはPMMAタイプの感光膜を用い
ることができる。
もし、基板にステツプがない場合、乾式エツチ
ング機であるDRIE−102で、C2ClF:50sccm,
550mTorr,1minの条件でプラズマ処理し、下層
感光膜102を硬化させる。
下層感光膜102上に上層感光膜104を塗布
する工程(第1図B)は、下層感光膜102上に
さらに回転塗布機を用いて感光膜を5000〜
6000rpmで膜厚4000〜5000Å程度に塗布した後、
軟化乾燥(soft bake)を90℃±3℃で5分間行
う。上層感光膜としてはノボラツクタイプの感光
膜を用いることができる。
上層感光膜104現像工程(第1図C)は5×
ステツパー(stepper)を用い、露光した後、脱
イオン水とMF−312(商品名)(NaOHまたは
[CH34N]OHを含む現像液)を1.5:1の比率
で混合した現像液を用い、湿式で現像する。
酸化膜105蒸着工程(第1図D)は、室温で
酸化膜をPECVD(Plasma Enhanced Chemical
Vaopr Deposition)を使用して4000Å程度に蒸
着させる。
スペーサー106形成工程(第1図E)は、乾
式エツチング機DRIE−102を用いてC2F/
CHF/He=50/100/50sccm、550mTorr,
1675Wで蒸着酸化膜105をエツチングする。こ
の際、酸化膜105をその厚さだけエツチングし
て上層感光膜104の表面を露出させるようにす
ると、酸化膜105は上層感光膜104の側面の
部分106のみを残して除去される。すなわち酸
化膜によるスペーサ106が形成される。
ネガテイブパターン形成工程(第1図F)は、
乾式エツチング機DRIE−102を使用し、スペー
サ106をマスクとして、O2:50sccm,
350mTorr、1675Wで上層感光膜104および下
層感光膜102をアツシングし、下層感光膜10
2を乾式現像する。
ポジテイブパターンを形成するがための上層感
光膜104エツチング工程(第1図F′)は、
DRIE−102を使用して、スペーサ106をマス
クとし上層感光膜104の全部および下層膜10
2の上層感光膜104の膜厚だけ乾式エツチング
をO2:50sccm,30mTorr、1675Wの条件で行
う。かくして下層感光膜102に凹部のパターン
が形成される。
スペーサー106除去工程(第1図G′)は室
温でHF:NH4F=7:1の比率で混合した化学
薬品BHF=7:1でスペーサー106を除去す
る。
SOG(Spin On Glass)107塗布工程(第1
図H′)は、回転塗布機を使用して、絶縁被膜
SOG107を膜厚1μm程度塗布し、熱処理する
か、あるいはシリコンまたは金属膜を200℃以下
で1μm蒸着する。ここで、SOGとはケイ素化合
物を有機溶剤に溶解した溶液、およびこれを塗
布・焼成することによつて形成されるSiO2(二酸
化ケイ素)を主成分とする膜の総称である。
SOG溶液はケイ素化合物(一般にRoSi(OH)4-o
および添加剤を有機溶剤に溶解したものである。
このSOG溶液を基板上に塗布し、その後処理を
施す。これによつて、溶剤の蒸発および脱水・重
合反応を進行させ、無機質のSiO2膜を形成させ
ることができる。(西澤潤一監修 超LSI総合事
典、115頁、昭和63年3月31日 株式会社サイエ
ンスフオーム発行 参照) SOG107平坦化工程(第1図I′)は、SOG1
07をDRIE−102でC2F/CHF3/He=50/
100/50sccm、550mTorr,1675Wで下層感光膜
102の上部表面までエツチングする。その結
果、下層感光膜102の凹部を充填したSOG1
07のみが残る。
ポジテイブパターン形成工程(第1図J′)は、
DRIE−102を使用し、SOG107をマスクとし
てO2:50sccm,350mTorr,1675Wで下層感光
膜102をアツシング乾式現像する。
第2図は本発明による三層膜(trilevel)パタ
ーン形成方法を図示した一実施例である。下層感
光膜102塗布工程(第2図A)は、第1図の下
層感光膜102塗布工程(第1図A)と同様であ
る。中間酸化膜103の蒸着および上層感光膜1
04塗布工程(第2図B)は、中間酸化膜を室温
でPECVDを用いて1000Å程度蒸着させた後、最
後の上層感光膜104塗布を第1図の上層感光膜
塗布工程(第1図B)と同様な条件下で行う。
上層感光膜104現像工程(第2図C)も、第
1図の上層感光膜104現像工程と同様であり、
中間層103エツチング工程(第2図D)は
DRIE−102で、上層感光膜104をマスクとし、
C2F/CHF3/He=50/100/50sccm、
550mTorr,1675Wで中間層103をエツチング
する。
以下、酸化膜蒸着工程(第2図E)およびスペ
ーサー形成工程(第2図F)、ネガテイブパター
ン形成工程(第2図G)、ポジテイブパターンを
形成するための上層感光膜104エツチング工程
(第2図G′)、スペーサー除去工程(第2図H′)、
SOG塗布工程(第2図I′)、SOG平坦化工程(第
2図J′)、ポジテイブパターン形成工程(第2図
K′)はそれぞれ第1図の酸化膜蒸着工程(第1
図D)およびスペーサー形成工程(第1図E)、
ネガテイブパターン形成工程(第1図F)、ポジ
テイブパターンを形成するための上層感光膜10
4エツチング工程(第1図F′)、スペーサー除去
工程(第1図G′)、SOG塗布工程(第1図H′)、
SOG平坦化工程(第1図I′)、ポジテイブパター
ン形成工程(第1図J′)と同様の条件で行う。
[発明の効果] 以上説明したように、本発明はスペーサー形成
後、スペーサーをマスクとした乾式現像方法で行
うことにより、相互混合効果が発生しない長所が
あり、下層感光膜を乾式現像するとき酸化膜層が
マスクの役割を遂行することにより、スペーサー
が消失されても酸化膜層が下層感光膜の乾式現像
時にマスクの役割を遂行する利点がある。
【図面の簡単な説明】
第1図は本発明の二層膜パターン形成方法を示
す工程図、第2図は本発明の三層膜パターン形成
方法を示す工程図、第3図は従来のパターン形成
方法を示す工程図、第4図は従来の二層感光膜に
よるパターン形成方法を示す工程図、第5図は従
来の三層感光膜によるパターン形成方法を示す工
程図である。 101……基板、102……下層感光膜、10
3……中間酸化膜、104……上層感光膜、10
5……蒸着酸化膜、106……スペーサー、10
7……SOG。

Claims (1)

  1. 【特許請求の範囲】 1 基板1上に下層感光膜102とこの下層感光
    膜102の厚さより薄い上層感光膜104を順次
    形成する工程、 前記上層感光膜104を所定パターンに形成す
    る工程、 前記所定パターンの上層感光膜104の側壁に
    酸化膜からなるスペーサ106を形成する工程、 前記上層感光膜104を除去する工程、 前記スペーサ106をマスクとして前記上層感
    光膜104の厚さに相応する厚さだけ前記下層感
    光膜102を除去する工程、 前記スペーサ106を除去する工程、 前記下層感光膜102上にSOG膜107を塗
    布した後、平坦化して前記下層感光膜102の凹
    部にのみSOG膜を形成する工程、および前記形
    成されたSOG膜をマスクとして前記下層感光膜
    102を除去する工程を有することを特徴とする
    スペーサを利用した微細線幅形成方法。 2 前記下層感光膜102上に酸化膜からなる中
    間層103を形成する工程をさらに有し、前記上
    層感光膜104を前記中間層103上に形成する
    ことを特徴とする請求項1に記載のスペーサを利
    用した微細線幅形成方法。
JP1073672A 1988-07-28 1989-03-24 スペーサーを利用した微細線幅形成方法 Granted JPH0269755A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1988-9546 1988-07-28
KR1019880009546A KR910010043B1 (ko) 1988-07-28 1988-07-28 스페이서를 이용한 미세선폭 형성방법

Publications (2)

Publication Number Publication Date
JPH0269755A JPH0269755A (ja) 1990-03-08
JPH0579980B2 true JPH0579980B2 (ja) 1993-11-05

Family

ID=19276506

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1073672A Granted JPH0269755A (ja) 1988-07-28 1989-03-24 スペーサーを利用した微細線幅形成方法

Country Status (3)

Country Link
US (1) US5023203A (ja)
JP (1) JPH0269755A (ja)
KR (1) KR910010043B1 (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW243541B (ja) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
GB2293690B (en) * 1991-08-31 1996-06-19 Samsung Electronics Co Ltd Manufacturing method for a semiconductor device
DE4236609A1 (de) * 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
KR960011664B1 (ko) * 1993-05-21 1996-08-24 현대전자산업 주식회사 반도체 장치의 캐패시터 형성방법
KR970000977B1 (ko) * 1993-05-21 1997-01-21 현대전자산업 주식회사 반도체 소자의 캐패시터 제조방법
DE69427532T2 (de) * 1994-02-17 2002-04-18 National Semiconductor Corp., Sunnyvale Verfahren zur reduzierung den abstandes zwischen den horizontalen benachbarten schwebenden gates einer flash eprom anordnung
US5587090A (en) * 1994-04-04 1996-12-24 Texas Instruments Incorporated Multiple level mask for patterning of ceramic materials
US5523258A (en) * 1994-04-29 1996-06-04 Cypress Semiconductor Corp. Method for avoiding lithographic rounding effects for semiconductor fabrication
US5494839A (en) * 1994-05-03 1996-02-27 United Microelectronics Corporation Dual photo-resist process for fabricating high density DRAM
JP3317582B2 (ja) * 1994-06-01 2002-08-26 菱電セミコンダクタシステムエンジニアリング株式会社 微細パターンの形成方法
KR0154164B1 (ko) * 1994-07-11 1998-12-01 김주용 반도체소자의 제조방법
KR970007173B1 (ko) * 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
KR0146246B1 (ko) * 1994-09-26 1998-11-02 김주용 반도체 소자 콘택 제조방법
US5628917A (en) * 1995-02-03 1997-05-13 Cornell Research Foundation, Inc. Masking process for fabricating ultra-high aspect ratio, wafer-free micro-opto-electromechanical structures
US5716859A (en) * 1995-12-22 1998-02-10 The Whitaker Corporation Method of fabricating a silicon BJT
US5575706A (en) * 1996-01-11 1996-11-19 Taiwan Semiconductor Manufacturing Company Ltd. Chemical/mechanical planarization (CMP) apparatus and polish method
KR20000004485A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 미세패턴 형성방법
US6352934B1 (en) * 1999-08-26 2002-03-05 Infineon Technologies Ag Sidewall oxide process for improved shallow junction formation in support region
US6977203B2 (en) 2001-11-20 2005-12-20 General Semiconductor, Inc. Method of forming narrow trenches in semiconductor substrates
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US7407890B2 (en) * 2006-04-21 2008-08-05 International Business Machines Corporation Patterning sub-lithographic features with variable widths
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
ES2489615T3 (es) * 2007-12-11 2014-09-02 Apoteknos Para La Piel, S.L. Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
KR101107595B1 (ko) * 2008-12-08 2012-01-25 한국전자통신연구원 이중 스퍼라인을 이용하는 전송선로 필터 구조

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1548520A (en) * 1976-08-27 1979-07-18 Tokyo Shibaura Electric Co Method of manufacturing a semiconductor device
JPS54150970A (en) * 1978-05-18 1979-11-27 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS5834934B2 (ja) * 1980-06-21 1983-07-29 工業技術院長 微小構造の形成方法
JPS5745227A (en) * 1980-08-29 1982-03-15 Mitsubishi Electric Corp Manufacture of semiconductor device
US4373965A (en) * 1980-12-22 1983-02-15 Ncr Corporation Suppression of parasitic sidewall transistors in locos structures
JPS57139965A (en) * 1981-02-24 1982-08-30 Toshiba Corp Manufacture of semiconductor device
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4455742A (en) * 1982-06-07 1984-06-26 Westinghouse Electric Corp. Method of making self-aligned memory MNOS-transistor
JPS6126221A (ja) * 1984-07-14 1986-02-05 Ricoh Co Ltd 半導体装置等の製造方法
JPS62106456A (ja) * 1985-11-01 1987-05-16 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US5023203A (en) 1991-06-11
KR910010043B1 (ko) 1991-12-10
KR900002450A (ko) 1990-02-28
JPH0269755A (ja) 1990-03-08

Similar Documents

Publication Publication Date Title
JPH0579980B2 (ja)
JP3848070B2 (ja) パターン形成方法
CN1089369A (zh) 采用甲硅烷基化作用形成图形的方法
JPH0513384A (ja) 微細パターンの形成方法
JP3119021B2 (ja) 半導体装置のコンタクトホール形成方法
JPH0458167B2 (ja)
JP2789969B2 (ja) 半導体装置のコンタクトホール形成方法
JP3140369B2 (ja) 深溝底部における電極パターン形成方法
JPS63254729A (ja) レジストパタ−ンの形成方法
KR101067863B1 (ko) 미세 패턴 형성 방법
US6451706B1 (en) Attenuation of reflecting lights by surface treatment
JP3815413B2 (ja) 半導体装置の製造方法
JPH058856B2 (ja)
JP2713061B2 (ja) レジストパターンの形成方法
JPH02156244A (ja) パターン形成方法
KR100190369B1 (ko) 반도체 장치의 피에스지막 패턴 형성방법
KR101951456B1 (ko) 반도체 제조 공정에 있어서 미세 실리콘 패턴을 형성하기 위한 신규 식각방법
JPH05160105A (ja) ウエットエッチング方法
KR100447974B1 (ko) 감광막 패턴 형성방법
JP3149601B2 (ja) 半導体装置のコンタクトホール形成方法
JPH06104170A (ja) 多層レジスト法によるパターン形成方法
KR930006133B1 (ko) 모스소자의 콘택트홀 형성방법
KR100672725B1 (ko) 반도체 소자의 제조방법
JPH05121311A (ja) レジストパターンの形成方法
JPH0335518A (ja) パターン形成方法