JPS6126221A - 半導体装置等の製造方法 - Google Patents
半導体装置等の製造方法Info
- Publication number
- JPS6126221A JPS6126221A JP14624684A JP14624684A JPS6126221A JP S6126221 A JPS6126221 A JP S6126221A JP 14624684 A JP14624684 A JP 14624684A JP 14624684 A JP14624684 A JP 14624684A JP S6126221 A JPS6126221 A JP S6126221A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- layer
- exposure
- pattern
- development
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＬＳＩなどのＩＣやフォトマスクを製造するフ
ォトリソグラフィプロセスに関するものである。
ォトリソグラフィプロセスに関するものである。
（従来技術）
凹凸を有する表面に微細パターンを形成するために、二
層レジスト又は三層レジストを用いる多層レジストプロ
セスが使用されている。
層レジスト又は三層レジストを用いる多層レジストプロ
セスが使用されている。
二層レジストプロセスでは、例えば第２図に示されるよ
うに表面にパターンの凸部２，３を有する下地４上に、
下層レジスト６を凸部２，３による段差Ｔよりも厚く塗
布してその段差Ｔを無視できるように平坦化し、その下
層レジスト６上に異種の上層レジスト８を薄く塗布する
。上層レジスト８を露光・現像した後、その上層レジス
トパターンをマスクにして下層レジスト６を一括露光し
、得られるパターンをマスクにして下地４をエツチング
する。
うに表面にパターンの凸部２，３を有する下地４上に、
下層レジスト６を凸部２，３による段差Ｔよりも厚く塗
布してその段差Ｔを無視できるように平坦化し、その下
層レジスト６上に異種の上層レジスト８を薄く塗布する
。上層レジスト８を露光・現像した後、その上層レジス
トパターンをマスクにして下層レジスト６を一括露光し
、得られるパターンをマスクにして下地４をエツチング
する。
三層レジストプロセスでは、第３図に示されるように、
下層レジスト６と上層レジスト８の間に無機質の中間層
１０を介在させ、上層レジスト８のパターンをマスクに
してその中間層１０をエツチングし、次にその中間層１
０のパターンをマスクにして下層レジスト６をエツチン
グし、得られるパターンをマスクにして下地４をエツチ
ングする。
下層レジスト６と上層レジスト８の間に無機質の中間層
１０を介在させ、上層レジスト８のパターンをマスクに
してその中間層１０をエツチングし、次にその中間層１
０のパターンをマスクにして下層レジスト６をエツチン
グし、得られるパターンをマスクにして下地４をエツチ
ングする。
しかしながら、このような多層レジストプロセスでは下
層レジスト６の膜厚は下地表面の段差Ｔを吸収しなけれ
ばならないので、その段差Ｔよすも厚くすることが必要
である。この段差Ｔは半導体装置では通常１μｍ以上あ
り、二層ポリシリコン層を用いるＥＦＲＯＭにおいては
２μｍにも及んでいる。一般に、フォトリソグラフィで
はレジストの膜厚が１μｍ以下でないとサブミクロンの
パターン化が困難である点を考えると、第２図及び第３
図のような従来の多層レジストプロセスは微細加工には
まだ問題があるということができる。
層レジスト６の膜厚は下地表面の段差Ｔを吸収しなけれ
ばならないので、その段差Ｔよすも厚くすることが必要
である。この段差Ｔは半導体装置では通常１μｍ以上あ
り、二層ポリシリコン層を用いるＥＦＲＯＭにおいては
２μｍにも及んでいる。一般に、フォトリソグラフィで
はレジストの膜厚が１μｍ以下でないとサブミクロンの
パターン化が困難である点を考えると、第２図及び第３
図のような従来の多層レジストプロセスは微細加工には
まだ問題があるということができる。
また、下層レジスト６を例えばＲＩＥ （反応性イオン
エツチング）法によりエツチングしようとした場合、従
来の多層レジストプロセスでは下層レジスト６が厚いた
め、エツチングに時間がかかり量産化が困難になるとい
う問題もある。
エツチング）法によりエツチングしようとした場合、従
来の多層レジストプロセスでは下層レジスト６が厚いた
め、エツチングに時間がかかり量産化が困難になるとい
う問題もある。
（目的）
本発明は多層レジストプロセスにおいて、下層レジスト
の膜厚を薄くすることにより、微細加工が可能で、量産
化も可能な半導体装置等の製造方法を提供することを目
的とするものである。
の膜厚を薄くすることにより、微細加工が可能で、量産
化も可能な半導体装置等の製造方法を提供することを目
的とするものである。
（構成）
本発明の方法によれば、その多層レジストプロセスにお
いて、凹凸を有する表面にその凹凸の段差以下の膜厚の
レジストを塗布し、凹部にレジストを残存させるように
露光及び現像を行なった後。
いて、凹凸を有する表面にその凹凸の段差以下の膜厚の
レジストを塗布し、凹部にレジストを残存させるように
露光及び現像を行なった後。
その残存レジストパターンを高温で軟化させて表面を平
坦化するプロセスを含んでいる。
坦化するプロセスを含んでいる。
本発明方法を二層レジストプロセスに適用する場合には
、ポジ型レジストとネガ型レジストを組み合わせ、一方
を下層に、他方を上層にする。その際、下層レジストを
上記の方法により平坦化した後、その上に上層レジスト
を形成するようにする。
、ポジ型レジストとネガ型レジストを組み合わせ、一方
を下層に、他方を上層にする。その際、下層レジストを
上記の方法により平坦化した後、その上に上層レジスト
を形成するようにする。
また、本発明方法を三層レジストプロセスに適用する場
合には、下層レジストを上記の方法により平坦化した後
、その下層レジスト上に中間層を形成し、さらにその中
間層上に上層レジストを形成するようにする。
合には、下層レジストを上記の方法により平坦化した後
、その下層レジスト上に中間層を形成し、さらにその中
間層上に上層レジストを形成するようにする。
以下、実施例により本発明を具体的に説明する。
第１図は一実施例を表わし、同図（Ａ）は表面にパター
ンの凸部２，３を有する下地４、例えば拡散層が形成さ
れ絶縁層で被覆されたＬＳＩ用のシリコン基板、の上に
下層レジストとしてポジ型レジスト２０を塗布した状態
を表わしている。この場合、ポジ型レジスト２ｏの膜厚
ｔは凸部２゜３による段差Ｔよりも薄くなるように設定
されている。
ンの凸部２，３を有する下地４、例えば拡散層が形成さ
れ絶縁層で被覆されたＬＳＩ用のシリコン基板、の上に
下層レジストとしてポジ型レジスト２０を塗布した状態
を表わしている。この場合、ポジ型レジスト２ｏの膜厚
ｔは凸部２゜３による段差Ｔよりも薄くなるように設定
されている。
マスク２２を用いてポジ型レジスト２ｏを露光し、現像
して凸部２，３を除く領域にそのポジ型レジストが残存
するようなレジストパターン２４を形成する（同図（Ｂ
）、（Ｃ））。このとき、凸部２，３上にはポジ型レジ
ストが残らないようにするため、マスク２２の光透過パ
ターンは凸部２．３のパターンよりアライメント誤差の
分だけ大きく設定されている。
して凸部２，３を除く領域にそのポジ型レジストが残存
するようなレジストパターン２４を形成する（同図（Ｂ
）、（Ｃ））。このとき、凸部２，３上にはポジ型レジ
ストが残らないようにするため、マスク２２の光透過パ
ターンは凸部２．３のパターンよりアライメント誤差の
分だけ大きく設定されている。
次に高温でベーキングを行ない、ポジ型レジストを軟化
させてレジストパターン２６とし、凸部２．３を除く領
域を平坦に埋める（同図（Ｄ））。
させてレジストパターン２６とし、凸部２．３を除く領
域を平坦に埋める（同図（Ｄ））。
このときのベーキング条件はレジストの種類により多少
異なるが、例えば０ＦＰＲ−８００タイプ（東京応化社
製）の場合、対流式ベーキング法により１５０”Ｃで４
０分間程度行なうのが追出である。
異なるが、例えば０ＦＰＲ−８００タイプ（東京応化社
製）の場合、対流式ベーキング法により１５０”Ｃで４
０分間程度行なうのが追出である。
その上に上層レジストとして耐ドライエツチング性の良
好なネガ型レジスト２８を塗布する（同図（Ｅ））。
好なネガ型レジスト２８を塗布する（同図（Ｅ））。
マスク３０を用゛いてネガ型レジスト２８を露光しく同
図（Ｆ））、現像して上層にネガ型レジストパターン３
２を形成する（同図（Ｇ））。このとき、下層のポジ型
レジストパターン２６は高温ベーキングによってネガ型
レジスト２８の現像液に不溶となっているため、上層の
ネガ型レジストパターン３２の形成後にも存在している
。
図（Ｆ））、現像して上層にネガ型レジストパターン３
２を形成する（同図（Ｇ））。このとき、下層のポジ型
レジストパターン２６は高温ベーキングによってネガ型
レジスト２８の現像液に不溶となっているため、上層の
ネガ型レジストパターン３２の形成後にも存在している
。
得られた上層ネガ型レジストパターン３２を保護膜とし
て、下層のポジ型レジストパターン２６を酸素ガスを用
いた完全ＲＩＥ法によりエツチングする（同図（Ｈ））
。下層のポジ型レジストパターン２６の膜厚が薄いので
完全ＲＩＥエツチングが可能になる。
て、下層のポジ型レジストパターン２６を酸素ガスを用
いた完全ＲＩＥ法によりエツチングする（同図（Ｈ））
。下層のポジ型レジストパターン２６の膜厚が薄いので
完全ＲＩＥエツチングが可能になる。
このようにして得られる二層レジストパターンをマスク
として下地４を完全ＲＩＥ法によりエラ 。
として下地４を完全ＲＩＥ法によりエラ 。
チングして、例えばコンタクトホールを形成することが
できる。
できる。
上記実施例は下層レジストがポジ型、上層レジストがネ
ガ型の場合であるが、下層レジストをネガ型、上層レジ
ストをポジ型とすることもできる。
ガ型の場合であるが、下層レジストをネガ型、上層レジ
ストをポジ型とすることもできる。
その場合には使用される露光用マスクは光透過部と光遮
蔽部とが上記実施例のものとは逆になる。
蔽部とが上記実施例のものとは逆になる。
また、下層レジストと上層レジストとの間に中間層を介
在させて三層レジスト構造とすることもできる。
在させて三層レジスト構造とすることもできる。
（効果）
本発明によれば、多層レジストプロセスにおいて、下層
レジストの膜厚が薄くなるので、微細加工が可能になり
、またその下層レジストのエツチングをＲＩＥ法で行な
うとした場合に短時間で行なうことができる効果がある
。
レジストの膜厚が薄くなるので、微細加工が可能になり
、またその下層レジストのエツチングをＲＩＥ法で行な
うとした場合に短時間で行なうことができる効果がある
。
第１図（Ａ）ないし同図（Ｈ）は本発明の一実施例のプ
ロセスを示す断面図、第２図及び第３図はそれぞれ従来
の多層レジストプロセスを示す断面図である。 ２．３・・・・・・表面の凸部、 ２０・・・・・・
下層レジスト、２６・・・・・・平坦化された下層レジ
ストパターン、２８・・・・・・上層レジスト、 Ｔ・
・・・・・段差、ｔ・・・・・・下層レジストの膜厚。
ロセスを示す断面図、第２図及び第３図はそれぞれ従来
の多層レジストプロセスを示す断面図である。 ２．３・・・・・・表面の凸部、 ２０・・・・・・
下層レジスト、２６・・・・・・平坦化された下層レジ
ストパターン、２８・・・・・・上層レジスト、 Ｔ・
・・・・・段差、ｔ・・・・・・下層レジストの膜厚。
Claims (1)
- （１）凹凸を有する表面にその凹凸の段差以下の膜厚の
レジストを塗布し、凹部にレジストを残存させるように
露光及び現像を行なった後、その残存レジストパターン
を高温で軟化させてそのレジストパターン表面を平坦化
するプロセスを含むことを特徴とする半導体装置等の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14624684A JPS6126221A (ja) | 1984-07-14 | 1984-07-14 | 半導体装置等の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14624684A JPS6126221A (ja) | 1984-07-14 | 1984-07-14 | 半導体装置等の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126221A true JPS6126221A (ja) | 1986-02-05 |
Family
ID=15403393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14624684A Pending JPS6126221A (ja) | 1984-07-14 | 1984-07-14 | 半導体装置等の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126221A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269755A (ja) * | 1988-07-28 | 1990-03-08 | Korea Electron Telecommun | スペーサーを利用した微細線幅形成方法 |
| JP2005156576A (ja) * | 2003-09-16 | 2005-06-16 | Macronix Internatl Co Ltd | 集積回路の製造における位置合わせ精度条件を緩和する方法 |
-
1984
- 1984-07-14 JP JP14624684A patent/JPS6126221A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269755A (ja) * | 1988-07-28 | 1990-03-08 | Korea Electron Telecommun | スペーサーを利用した微細線幅形成方法 |
| JP2005156576A (ja) * | 2003-09-16 | 2005-06-16 | Macronix Internatl Co Ltd | 集積回路の製造における位置合わせ精度条件を緩和する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0415938A (ja) | コンタクトホールの形成方法 | |
| JPS6126221A (ja) | 半導体装置等の製造方法 | |
| JPH0467333B2 (ja) | ||
| JPS60235426A (ja) | 半導体集積回路装置の製造方法 | |
| JP4267298B2 (ja) | 半導体素子の製造方法 | |
| JPH0477746A (ja) | 化学増幅型レジストのパターン形成方法 | |
| JP2811724B2 (ja) | エッチング方法 | |
| KR101096208B1 (ko) | 반도체 소자의 소자 분리용 패턴 형성 방법 | |
| JPS6154629A (ja) | フオト・レジストパタ−ンの形成方法 | |
| JPS58219738A (ja) | 半導体装置の製造方法 | |
| JPS647492B2 (ja) | ||
| JPS60106132A (ja) | パタ−ン形成方法 | |
| JPS62137831A (ja) | 半導体装置の製造方法 | |
| KR100399889B1 (ko) | 반도체소자의감광층패턴형성방법 | |
| JP2666420B2 (ja) | 半導体装置の製造方法 | |
| JPH04333224A (ja) | 半導体装置の製造方法 | |
| JPH0235448B2 (ja) | ||
| JPS60207339A (ja) | パタ−ン形成方法 | |
| KR19990086370A (ko) | 반도체 장치의 사진식각 방법 | |
| JPH10221851A (ja) | パターン形成方法 | |
| JPS6153726A (ja) | パタ−ン形成法 | |
| JPS61294821A (ja) | 微細パタン形成法 | |
| JPH038338A (ja) | 多層配線構造の製造方法 | |
| JPS62177922A (ja) | 半導体装置の製造方法 | |
| JPH01102464A (ja) | フォトマスク |