JPH0580140B2 - - Google Patents
Info
- Publication number
- JPH0580140B2 JPH0580140B2 JP60033735A JP3373585A JPH0580140B2 JP H0580140 B2 JPH0580140 B2 JP H0580140B2 JP 60033735 A JP60033735 A JP 60033735A JP 3373585 A JP3373585 A JP 3373585A JP H0580140 B2 JPH0580140 B2 JP H0580140B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- pattern
- bias sputtering
- sputtering method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/435—Cross-sectional shapes or dispositions of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特に半導体装置に利用
される層間絶縁膜またはバツシベーシヨン膜の信
頼性向上に関する。
される層間絶縁膜またはバツシベーシヨン膜の信
頼性向上に関する。
［従来の技術］
第２図は従来のCVD（化学蒸着）法を用いて作
成した絶縁膜の断面構造を示す図である。第２図
において、半導体基板１上にたとえばAl配線２
を形成した後に、CVD法を用いて絶縁膜４が半
導体基板１およびAl配線２を覆うように形成さ
れる。第２図から明らかに見られるように、
CVD法を用いて絶縁膜を形成した場合、絶縁膜
４のカバレツジが悪かつたり、段差部においてく
びれが生じたりする。これらはCVD法特有の欠
点であり、膜形成条件等を適当に変更することに
より多少は改善されるが、完全にこれらの欠点を
除去することはできず、特に多層配線等を行なう
上で最大の欠点となつていた。上述のCVD法特
有の欠点を除去するためにバイアススパツタ法が
考え出されている。このバイアススパツタ法によ
る平坦化膜形成方法は例えば雑誌「真空」第27巻
第10号（1984）に示されている。さて 第３図はバイアススパツタ法を用いて絶縁膜を
形成した場合の絶縁膜の断面構造を示す図であ
る。第３図において、半導体基板１上にAl配線
２が形成された後、半導体基板１およびAl配線
２を覆うようにバイアススパツタ法を用いて平坦
な絶縁膜３が形成される。第３図から見られるよ
うに、バイアススパツタ法を用いた絶縁膜製造方
法は、Al配線２による段差が存在しても、上記
雑誌「真空」第16頁Fig4(b)に記載されているよ
うに特定の条件下で絶縁膜３を完全に平坦化する
ことができるという画期的なものである。特に、
配線２の幅がその上に形成される絶縁膜の膜厚の
２倍以下である場合完全に絶縁膜３を平坦化する
ことが可能である。このバイアススパツタ法は、
通常のスパツタ法による蒸着を行ないながら、バ
イアス電圧を基板１に印加してスパツタエツチン
グを行なうものである。このとき、スパツタエツ
チングは平坦部より段差部の方がエツチング速度
が大きいので、見かけ上平坦部における蒸着速度
が速く、段差部におけるそれは遅いという感じに
なつて平坦な膜が形成される。
成した絶縁膜の断面構造を示す図である。第２図
において、半導体基板１上にたとえばAl配線２
を形成した後に、CVD法を用いて絶縁膜４が半
導体基板１およびAl配線２を覆うように形成さ
れる。第２図から明らかに見られるように、
CVD法を用いて絶縁膜を形成した場合、絶縁膜
４のカバレツジが悪かつたり、段差部においてく
びれが生じたりする。これらはCVD法特有の欠
点であり、膜形成条件等を適当に変更することに
より多少は改善されるが、完全にこれらの欠点を
除去することはできず、特に多層配線等を行なう
上で最大の欠点となつていた。上述のCVD法特
有の欠点を除去するためにバイアススパツタ法が
考え出されている。このバイアススパツタ法によ
る平坦化膜形成方法は例えば雑誌「真空」第27巻
第10号（1984）に示されている。さて 第３図はバイアススパツタ法を用いて絶縁膜を
形成した場合の絶縁膜の断面構造を示す図であ
る。第３図において、半導体基板１上にAl配線
２が形成された後、半導体基板１およびAl配線
２を覆うようにバイアススパツタ法を用いて平坦
な絶縁膜３が形成される。第３図から見られるよ
うに、バイアススパツタ法を用いた絶縁膜製造方
法は、Al配線２による段差が存在しても、上記
雑誌「真空」第16頁Fig4(b)に記載されているよ
うに特定の条件下で絶縁膜３を完全に平坦化する
ことができるという画期的なものである。特に、
配線２の幅がその上に形成される絶縁膜の膜厚の
２倍以下である場合完全に絶縁膜３を平坦化する
ことが可能である。このバイアススパツタ法は、
通常のスパツタ法による蒸着を行ないながら、バ
イアス電圧を基板１に印加してスパツタエツチン
グを行なうものである。このとき、スパツタエツ
チングは平坦部より段差部の方がエツチング速度
が大きいので、見かけ上平坦部における蒸着速度
が速く、段差部におけるそれは遅いという感じに
なつて平坦な膜が形成される。
第４図は、バイアススパツタ法による絶縁膜の
形成過程を示す断面図である。第４図から見られ
るように、バイアススパツタ法においては、Al
配線２上に参照番号５１〜５４で示されるように
順次絶縁膜が形成される。ここで、第３図から見
られるように、Al配線２のパターン幅が狭い場
合には、それほどAl配線上にバイアススパツタ
法による絶縁膜を蒸着しなくても容易に絶縁膜を
平坦にすることが可能である。しかし、第４図の
参照番号５１〜５４で示されるように、バイアス
スパツタ法においては、下地パターン幅を段々狭
くするような形で絶縁膜の平坦化が行なわれる。
したがつて、第５図に示されるように、電源ライ
ン等の幅の広いAl配線２が下地パターンである
場合、バイアススパツタ法による絶縁膜３は十分
に厚く蒸着しなければ完全に平坦にすることはで
きなかつた。そこで、この欠点を除去するため
に、下地パターンの幅が広い場合に基板バイアス
電圧を途中で変えてスパツタリングを行なうとい
う方法が提案されている。
形成過程を示す断面図である。第４図から見られ
るように、バイアススパツタ法においては、Al
配線２上に参照番号５１〜５４で示されるように
順次絶縁膜が形成される。ここで、第３図から見
られるように、Al配線２のパターン幅が狭い場
合には、それほどAl配線上にバイアススパツタ
法による絶縁膜を蒸着しなくても容易に絶縁膜を
平坦にすることが可能である。しかし、第４図の
参照番号５１〜５４で示されるように、バイアス
スパツタ法においては、下地パターン幅を段々狭
くするような形で絶縁膜の平坦化が行なわれる。
したがつて、第５図に示されるように、電源ライ
ン等の幅の広いAl配線２が下地パターンである
場合、バイアススパツタ法による絶縁膜３は十分
に厚く蒸着しなければ完全に平坦にすることはで
きなかつた。そこで、この欠点を除去するため
に、下地パターンの幅が広い場合に基板バイアス
電圧を途中で変えてスパツタリングを行なうとい
う方法が提案されている。
第６図は下地パターンの幅が広い場合のバイア
ススパツタ法による絶縁膜の形成過程を示す図で
ある。第６図において、半導体基板１上の幅の広
いAl配線２が形成され、その上に層間絶縁膜３
が形成される。以下、第６図を参照してこの改良
された工程について説明する。まず、比較的小さ
い基板バイアス電圧を印加した状態でバイアスス
パツタ法を用いて酸化膜３を形成する。このとき
参照番号６１で示されるような、CVD法を用い
た場合と比べてなだらかなカバレツジを有する絶
縁膜が形成される。
ススパツタ法による絶縁膜の形成過程を示す図で
ある。第６図において、半導体基板１上の幅の広
いAl配線２が形成され、その上に層間絶縁膜３
が形成される。以下、第６図を参照してこの改良
された工程について説明する。まず、比較的小さ
い基板バイアス電圧を印加した状態でバイアスス
パツタ法を用いて酸化膜３を形成する。このとき
参照番号６１で示されるような、CVD法を用い
た場合と比べてなだらかなカバレツジを有する絶
縁膜が形成される。
次に、バイアス電圧を上げて、平坦部におい
て、スパツタによる蒸着速度とバイアス電圧によ
るスパツタエツチング速度とを等しい状態にす
る。この結果、見かけ上、平坦部においては蒸着
もエツチングもされないのに対し、段差部におい
ては、スパツタエツチング速度の方が蒸着速度よ
り大きいので、参照番号６１〜６４で示されるよ
うにエツチングが進み絶縁膜の平坦化が可能とな
る。しかしながら、この方法をもつてしても、
Al配線２のパターン幅が広い場合には、ウエハ
ー等の１枚１枚の処理時間が非常に長くかかり、
実質上その処理能力に問題があつた。
て、スパツタによる蒸着速度とバイアス電圧によ
るスパツタエツチング速度とを等しい状態にす
る。この結果、見かけ上、平坦部においては蒸着
もエツチングもされないのに対し、段差部におい
ては、スパツタエツチング速度の方が蒸着速度よ
り大きいので、参照番号６１〜６４で示されるよ
うにエツチングが進み絶縁膜の平坦化が可能とな
る。しかしながら、この方法をもつてしても、
Al配線２のパターン幅が広い場合には、ウエハ
ー等の１枚１枚の処理時間が非常に長くかかり、
実質上その処理能力に問題があつた。
かといつて、処理能力を上げるために、第６図
の参照番号６１で示されるような状態のままで放
置した場合、第７図に示されるようにAl配線２
のパターンの段差部において実効的膜厚の薄い筒
所７が生じ、ここから絶縁破壊等を生じ使用上の
障害となつていた。
の参照番号６１で示されるような状態のままで放
置した場合、第７図に示されるようにAl配線２
のパターンの段差部において実効的膜厚の薄い筒
所７が生じ、ここから絶縁破壊等を生じ使用上の
障害となつていた。
［発明が解決しようとする問題点］
以上のように、従来のバイアススパツタ法にお
いては形成される絶縁膜のカバレツジは改善され
るが、形成される絶縁膜を完全に平坦化するに
は、その膜厚を厚くするか、膜形成途中でバイア
ス条件を変えてスパツタすなどしなくてはならな
かつた。
いては形成される絶縁膜のカバレツジは改善され
るが、形成される絶縁膜を完全に平坦化するに
は、その膜厚を厚くするか、膜形成途中でバイア
ス条件を変えてスパツタすなどしなくてはならな
かつた。
また、単にバイアススパツタ法を用いて平坦部
において通常必要とされる膜厚だけ絶縁膜を堆積
すると、部分的に膜厚の薄いところができ、そこ
から絶縁破壊が発生するなど使用上問題となつて
いた。
において通常必要とされる膜厚だけ絶縁膜を堆積
すると、部分的に膜厚の薄いところができ、そこ
から絶縁破壊が発生するなど使用上問題となつて
いた。
それゆえ、この発明の目的は上述の欠点を除去
し、容易かつ安価にカバレツジがよくかつ平坦な
絶縁膜を形成することのできる半導体装置の製造
方法を提供することである。
し、容易かつ安価にカバレツジがよくかつ平坦な
絶縁膜を形成することのできる半導体装置の製造
方法を提供することである。
［問題点を解決するための手段］
要するに、この種の問題においては、多層配線
等を形成する上で障害とならない程度にカバレツ
ジの良さを有する絶縁膜を容易に形成することが
できればよい。したがつて、この発明において
は、下地パターンが広い幅である配線層の段差部
に、絶縁不良の発生を防止するため配線外周に模
擬パターンを設け、上記配線層上の絶縁膜を平坦
化することを目的に、特定的には下地パターンの
幅が絶縁膜の膜厚の２倍以上である箇所におい
て、バイアススパツタリング方法によりバイアス
電圧を変えることなく平坦化膜を形成する。
等を形成する上で障害とならない程度にカバレツ
ジの良さを有する絶縁膜を容易に形成することが
できればよい。したがつて、この発明において
は、下地パターンが広い幅である配線層の段差部
に、絶縁不良の発生を防止するため配線外周に模
擬パターンを設け、上記配線層上の絶縁膜を平坦
化することを目的に、特定的には下地パターンの
幅が絶縁膜の膜厚の２倍以上である箇所におい
て、バイアススパツタリング方法によりバイアス
電圧を変えることなく平坦化膜を形成する。
［作用］
従来段差部において生じていた実効的な膜厚の
薄い箇所が、模擬パターンにおいてのみ発生し、
下地パターンは平坦な絶縁膜で覆われる。したが
つて、従来実効的な膜厚の薄い箇所で発生してい
た絶縁破壊等の不良を防止することができ、かつ
良好なカバレツジを有する絶縁膜を容易に形成す
ることが可能となる。
薄い箇所が、模擬パターンにおいてのみ発生し、
下地パターンは平坦な絶縁膜で覆われる。したが
つて、従来実効的な膜厚の薄い箇所で発生してい
た絶縁破壊等の不良を防止することができ、かつ
良好なカバレツジを有する絶縁膜を容易に形成す
ることが可能となる。
［発明の実施例］
以下、この発明の一実施例を図について説明す
る。
る。
第１図はこの発明の一実施例である半導体装置
の概略断面構造を示す図である。第１図におい
て、半導体基板１上にたとえばAl配線である下
地パターン２が基板１上に形成される。さらに、
この発明の特徴として、Al配線２の外周にたと
えば絶縁物質からなる模擬パターン８が近接して
かつ分離して形成される。このときAl配線２の
幅をW1、厚さをt1、模擬パターン８の幅をW2、
厚さをt2、Al配線２と模擬パターン８との間隔を
l1とするときこの実施例なる第１図に示すように
t1＝t2＝l1＝W2である。基板１、Al配線２および
模擬パターンを覆うように、層間絶縁膜３がバイ
アススパツタリング法により形成される。以下、
この発明の一実施例を第１図を参照して説明す
る。
の概略断面構造を示す図である。第１図におい
て、半導体基板１上にたとえばAl配線である下
地パターン２が基板１上に形成される。さらに、
この発明の特徴として、Al配線２の外周にたと
えば絶縁物質からなる模擬パターン８が近接して
かつ分離して形成される。このときAl配線２の
幅をW1、厚さをt1、模擬パターン８の幅をW2、
厚さをt2、Al配線２と模擬パターン８との間隔を
l1とするときこの実施例なる第１図に示すように
t1＝t2＝l1＝W2である。基板１、Al配線２および
模擬パターンを覆うように、層間絶縁膜３がバイ
アススパツタリング法により形成される。以下、
この発明の一実施例を第１図を参照して説明す
る。
前述のように、Al配線２のパターンの幅が広
い箇所においては、バイアススパツタ法を用いて
層間絶縁膜を形成してもカバレツジの処理の上で
問題があつた。そこでこの発明においては、上述
の欠点を除去するために、幅の広いAl配線２の
外周に沿つて第１図に示されるような模擬パター
ン８を形成する。ここで、Al配線２の幅W1は、
特定的には、その上に形成される絶縁膜Ｔの膜厚
の２倍以上である。次に、バイアススパツタ法を
用いて絶縁膜３を形成する。従来のCVD法を用
いて形成した場合には、このAl配線２と模擬パ
ターン８との間が十分効果的に埋まらないどころ
か、前述のくびれやカバレツジ不良が発生する。
しかし、この発明においてはバイアススパツタの
効果により、Al配線２と模擬パターン８との間
は完全に埋まり、かつその間隙上の領域を完全に
平坦にすることが可能である。また、模擬パター
ン８をAl配線２の外周に形成していることによ
り、従来例で述べた実効的に膜厚の薄い箇所（第
７図の参照番号７）は模擬パターン８の箇所にお
いて発生しており、模擬パターンである故に、
Al配線には電気的、機械的影響を与えることは
少ない。そしてつけ加えるならば、Al配線２の
周囲には何ら実効的膜厚の薄い箇所は形成されな
い。さらに、模擬パターン８における絶縁膜３の
カバレツジも従来のCVD法に比べ非常に良好で、
くびれは生じない。
い箇所においては、バイアススパツタ法を用いて
層間絶縁膜を形成してもカバレツジの処理の上で
問題があつた。そこでこの発明においては、上述
の欠点を除去するために、幅の広いAl配線２の
外周に沿つて第１図に示されるような模擬パター
ン８を形成する。ここで、Al配線２の幅W1は、
特定的には、その上に形成される絶縁膜Ｔの膜厚
の２倍以上である。次に、バイアススパツタ法を
用いて絶縁膜３を形成する。従来のCVD法を用
いて形成した場合には、このAl配線２と模擬パ
ターン８との間が十分効果的に埋まらないどころ
か、前述のくびれやカバレツジ不良が発生する。
しかし、この発明においてはバイアススパツタの
効果により、Al配線２と模擬パターン８との間
は完全に埋まり、かつその間隙上の領域を完全に
平坦にすることが可能である。また、模擬パター
ン８をAl配線２の外周に形成していることによ
り、従来例で述べた実効的に膜厚の薄い箇所（第
７図の参照番号７）は模擬パターン８の箇所にお
いて発生しており、模擬パターンである故に、
Al配線には電気的、機械的影響を与えることは
少ない。そしてつけ加えるならば、Al配線２の
周囲には何ら実効的膜厚の薄い箇所は形成されな
い。さらに、模擬パターン８における絶縁膜３の
カバレツジも従来のCVD法に比べ非常に良好で、
くびれは生じない。
なお、上記実施例においては、バイアススパツ
タ法で形成される膜を層間絶縁膜として説明して
いるが、バツシベーシヨン膜を形成する際にこの
発明を適用しても上述と同様の効果が得られる。
タ法で形成される膜を層間絶縁膜として説明して
いるが、バツシベーシヨン膜を形成する際にこの
発明を適用しても上述と同様の効果が得られる。
また、上記実施例においては、下地パターンと
してAl配線として説明しているが、これに限定
されず、他のたとえばアルミニウム合金配線等で
あつても同様の効果が得られることは言うまでも
ない。
してAl配線として説明しているが、これに限定
されず、他のたとえばアルミニウム合金配線等で
あつても同様の効果が得られることは言うまでも
ない。
［発明の効果］
以上のように、この発明においては、幅の広い
下地パターンの外周に模擬パターンを形成した後
に絶縁膜を作成している。したがつて、従来技術
と比較して新たに困難な工程を付加する必要は生
じない。また、従来のCVDのようにカバレツジ
不良によるたとえば絶縁破壊等の不良も発生せ
ず、さらにバイアススパツタ法のみの場合のよう
に形成する絶縁膜の膜厚を厚くしたり、形成途中
で基板バイアス電圧を変化させる必要もない。し
たがつて、この発明の製造方法によれば、容易か
つ安価にカバレツジの良い平坦な絶縁膜を形成す
ることが可能となり、さらにバイアススパツタ法
処理能力を低下させることもなく、高い信頼性の
絶縁膜を容易に得ることが可能となる。
下地パターンの外周に模擬パターンを形成した後
に絶縁膜を作成している。したがつて、従来技術
と比較して新たに困難な工程を付加する必要は生
じない。また、従来のCVDのようにカバレツジ
不良によるたとえば絶縁破壊等の不良も発生せ
ず、さらにバイアススパツタ法のみの場合のよう
に形成する絶縁膜の膜厚を厚くしたり、形成途中
で基板バイアス電圧を変化させる必要もない。し
たがつて、この発明の製造方法によれば、容易か
つ安価にカバレツジの良い平坦な絶縁膜を形成す
ることが可能となり、さらにバイアススパツタ法
処理能力を低下させることもなく、高い信頼性の
絶縁膜を容易に得ることが可能となる。
第１図はこの発明の一実施例である半導体装置
の概略断面構造を示す図である。第２図は従来の
CVD法による絶縁膜を形成した場合の半導体装
置の概略断面構造を示す図である。第３図は従来
のバイアススパツタ法による絶縁膜を形成した半
導体装置の概略断面構造図である。第４図はバイ
アススパツタ法による絶縁膜の成膜過程を示す図
である。第５図は下地パターンの幅が広い場合の
バイアススパツタ法を用いて平坦な絶縁膜を形成
した場合の半導体装置の概略断面構造を示す図で
ある。第６図は、下地パターンの幅が広い場合に
基板バイアスを途中で変えて絶縁膜の平坦化を図
る場合の成膜過程を示す図である。第７図は、バ
イアススパツタ法における実効的に膜厚の薄い箇
所を示す図である。 図において、１は半導体基板、２は下地パター
ン（Al配線）、３は絶縁膜、８は模擬パターン。
なお、図中、同符号は同一または相当部を示す。
の概略断面構造を示す図である。第２図は従来の
CVD法による絶縁膜を形成した場合の半導体装
置の概略断面構造を示す図である。第３図は従来
のバイアススパツタ法による絶縁膜を形成した半
導体装置の概略断面構造図である。第４図はバイ
アススパツタ法による絶縁膜の成膜過程を示す図
である。第５図は下地パターンの幅が広い場合の
バイアススパツタ法を用いて平坦な絶縁膜を形成
した場合の半導体装置の概略断面構造を示す図で
ある。第６図は、下地パターンの幅が広い場合に
基板バイアスを途中で変えて絶縁膜の平坦化を図
る場合の成膜過程を示す図である。第７図は、バ
イアススパツタ法における実効的に膜厚の薄い箇
所を示す図である。 図において、１は半導体基板、２は下地パター
ン（Al配線）、３は絶縁膜、８は模擬パターン。
なお、図中、同符号は同一または相当部を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に幅広の配線層ならびにこの配
線層の外周に近接して模擬パターンを形成する工
程と、 上記配線層ならびに模擬パターン上に絶縁膜を
形成する工程とを備えた半導体装置の製造方法で
あつて、 上記幅広の配線層の幅が、後工程で形成される
上記絶縁膜の膜厚の２倍以上であるとともに、上
記絶縁膜がバイアススパツタリング法でかつバイ
アス電圧を変えないで形成されることを特徴とす
る半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033735A JPS61193454A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
| DE8686300377T DE3664244D1 (en) | 1985-02-20 | 1986-01-20 | Semiconductor device with interconnection and insulating layers |
| EP86300377A EP0206444B1 (en) | 1985-02-20 | 1986-01-20 | Semiconductor device with interconnection and insulating layers |
| US07/059,177 US5028982A (en) | 1985-02-20 | 1987-06-08 | Semiconductor device |
| US07/224,171 US5028981A (en) | 1985-02-20 | 1988-07-25 | Semiconductor device and manufacturing method therefor |
| US07/703,945 US5182235A (en) | 1985-02-20 | 1991-05-22 | Manufacturing method for a semiconductor device having a bias sputtered insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033735A JPS61193454A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61193454A JPS61193454A (ja) | 1986-08-27 |
| JPH0580140B2 true JPH0580140B2 (ja) | 1993-11-08 |
Family
ID=12394660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033735A Granted JPS61193454A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5028982A (ja) |
| EP (1) | EP0206444B1 (ja) |
| JP (1) | JPS61193454A (ja) |
| DE (1) | DE3664244D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658947B2 (ja) * | 1984-02-24 | 1994-08-03 | 株式会社日立製作所 | 半導体メモリ装置の製法 |
| JPH01196141A (ja) * | 1988-01-29 | 1989-08-07 | Nec Corp | 配線層を有する半導体装置 |
| DE3902693C2 (de) * | 1988-01-30 | 1995-11-30 | Toshiba Kawasaki Kk | Mehrebenenverdrahtung für eine integrierte Halbleiterschaltungsanordnung und Verfahren zur Herstellung von Mehrebenenverdrahtungen für integrierte Halbleiterschaltungsanordnungen |
| US4916514A (en) * | 1988-05-31 | 1990-04-10 | Unisys Corporation | Integrated circuit employing dummy conductors for planarity |
| EP0457449A1 (en) * | 1990-04-27 | 1991-11-21 | Fujitsu Limited | Semiconductor device having via hole and method of producing the same |
| KR920017227A (ko) * | 1991-02-05 | 1992-09-26 | 김광호 | 반도체장치의 층간콘택 구조 및 그 제조방법 |
| US6096636A (en) * | 1996-02-06 | 2000-08-01 | Micron Technology, Inc. | Methods of forming conductive lines |
| US5766803A (en) * | 1996-06-05 | 1998-06-16 | Advanced Micro Devices, Inc. | Mask generation technique for producing an integrated circuit with optimal metal interconnect layout for achieving global planarization |
| JP2000340529A (ja) * | 1999-05-31 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置 |
| US7352387B2 (en) * | 2001-04-05 | 2008-04-01 | Scaler Corporation | Camera with positioning device used to capture magnified and demagnified images |
| DE10200741A1 (de) | 2002-01-11 | 2003-07-24 | Infineon Technologies Ag | Verfahren zur Herstellung einer topologieoptimierten Elektrode für einen Resonator in Dünnfilmtechnologie |
| US7759734B2 (en) * | 2008-03-07 | 2010-07-20 | United Microelectronics Corp. | Semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3868723A (en) * | 1973-06-29 | 1975-02-25 | Ibm | Integrated circuit structure accommodating via holes |
| JPS5772349A (en) * | 1980-10-23 | 1982-05-06 | Nec Corp | Semiconductor integrated circuit device |
| JPS5936929A (ja) * | 1982-08-25 | 1984-02-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS59163850A (ja) * | 1983-03-07 | 1984-09-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPS59200440A (ja) * | 1983-04-28 | 1984-11-13 | Agency Of Ind Science & Technol | 配線構造の製造方法 |
| JPS59228736A (ja) * | 1983-06-10 | 1984-12-22 | Seiko Instr & Electronics Ltd | 多層配線構造 |
-
1985
- 1985-02-20 JP JP60033735A patent/JPS61193454A/ja active Granted
-
1986
- 1986-01-20 EP EP86300377A patent/EP0206444B1/en not_active Expired
- 1986-01-20 DE DE8686300377T patent/DE3664244D1/de not_active Expired
-
1987
- 1987-06-08 US US07/059,177 patent/US5028982A/en not_active Expired - Fee Related
-
1988
- 1988-07-25 US US07/224,171 patent/US5028981A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5028982A (en) | 1991-07-02 |
| JPS61193454A (ja) | 1986-08-27 |
| EP0206444B1 (en) | 1989-07-05 |
| DE3664244D1 (en) | 1989-08-10 |
| EP0206444A1 (en) | 1986-12-30 |
| US5028981A (en) | 1991-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5182235A (en) | Manufacturing method for a semiconductor device having a bias sputtered insulating film | |
| US5461010A (en) | Two step etch back spin-on-glass process for semiconductor planarization | |
| JP4431580B2 (ja) | Ｍｉｍコンデンサ構造体およびその製造方法 | |
| JPH03222426A (ja) | 多層配線形成法 | |
| JPH0580140B2 (ja) | ||
| US6218287B1 (en) | Method of fabricating a semiconductor structure | |
| JPH01130529A (ja) | チタン／窒化チタン層上のタングステンのもどしエツチング方法 | |
| KR0157893B1 (ko) | 반도체 소자 제조방법 | |
| JP2768294B2 (ja) | 半導体装置の製造方法 | |
| KR970007107B1 (ko) | 반도체 소자의 평탄화막 형성 방법 | |
| KR0181905B1 (ko) | 반도체소자의 제조방법 | |
| JPH04313255A (ja) | 配線形成方法 | |
| JP2937675B2 (ja) | 半導体装置の製造方法 | |
| JPS61206242A (ja) | 半導体装置の製造方法 | |
| KR100315035B1 (ko) | 반도체소자의금속배선형성방법 | |
| JPH07161720A (ja) | 半導体装置及びその製造方法 | |
| KR100582372B1 (ko) | 대머신 타입 금속배선 형성방법 | |
| KR100406740B1 (ko) | 반도체 소자의 층간절연막 형성 방법 | |
| JPH09246379A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0226054A (ja) | 半導体装置の製造方法 | |
| JPH05304219A (ja) | 半導体装置における絶縁層の形成方法 | |
| JPH03263833A (ja) | テーパエツチング方法 | |
| JPS60233840A (ja) | 段差の被覆方法 | |
| JPH0590263A (ja) | 半導体素子における多層配線の形成方法 | |
| JPH04298039A (ja) | 半導体装置およびその製造方法 |