JPH01196141A - 配線層を有する半導体装置 - Google Patents
配線層を有する半導体装置Info
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- JPH01196141A JPH01196141A JP2088688A JP2088688A JPH01196141A JP H01196141 A JPH01196141 A JP H01196141A JP 2088688 A JP2088688 A JP 2088688A JP 2088688 A JP2088688 A JP 2088688A JP H01196141 A JPH01196141 A JP H01196141A
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- Japan
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- wiring
- layer
- insulating film
- wiring layer
- interlayer insulating
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 abstract description 66
- 239000011229 interlayer Substances 0.000 abstract description 16
- 239000011347 resin Substances 0.000 abstract description 12
- 229920005989 resin Polymers 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 description 6
- 239000000088 plastic resin Substances 0.000 description 4
- 238000007789 sealing Methods 0.000 description 2
- 238000005253 cladding Methods 0.000 description 1
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- 238000000059 patterning Methods 0.000 description 1
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は表面が平坦化された配線層を有する半導体装置
に関する。
に関する。
［従来の技術］
半導体装置表面の平坦化については、従来から種々の方
法が採用されている。例えば、半導体基板上に配線を終
了した後、絶縁膜を成長させる際に、バイアス・スパッ
タ法又はプラズマＴＥＯ３法により、配線と配線の間に
絶縁膜を埋め込むことによってこの絶縁膜の表面を平坦
化する。
法が採用されている。例えば、半導体基板上に配線を終
了した後、絶縁膜を成長させる際に、バイアス・スパッ
タ法又はプラズマＴＥＯ３法により、配線と配線の間に
絶縁膜を埋め込むことによってこの絶縁膜の表面を平坦
化する。
つまり、第３図（ａ）に示すように、半導体基板１上に
下層配線層２をパターン形成した後、全面に層間絶縁膜
３を形成し、次いで、眉間絶縁膜３にコンタクト用のピ
アホール５を設けた後、上層配線層４をパターン形成す
る。そして、全面に保護膜６を形成して半導体素子を完
成した後、プラスチック樹脂７により半導体素子を封止
する。
下層配線層２をパターン形成した後、全面に層間絶縁膜
３を形成し、次いで、眉間絶縁膜３にコンタクト用のピ
アホール５を設けた後、上層配線層４をパターン形成す
る。そして、全面に保護膜６を形成して半導体素子を完
成した後、プラスチック樹脂７により半導体素子を封止
する。
この場合に、下層配線層２の相互間に眉間絶縁膜３を埋
め込むことにより、眉間絶縁膜３の表面を平坦化させる
。
め込むことにより、眉間絶縁膜３の表面を平坦化させる
。
［発明が解決しようとする課題］
しかしながら、この層間絶縁膜３により表面を平坦化し
ようとすると、以下に示すような問題点がある。つまり
、配線間隔をプロセスで決まる最小間隔で設計した場所
は、略々完全に平坦化されるが、最小間隔より大きい間
隔で設計した場所は平坦化されずに段差が生ずる。
ようとすると、以下に示すような問題点がある。つまり
、配線間隔をプロセスで決まる最小間隔で設計した場所
は、略々完全に平坦化されるが、最小間隔より大きい間
隔で設計した場所は平坦化されずに段差が生ずる。
この段差部は上層に配線層４を形成する場合に、この上
層配線層４に段差によるくびれ等を生じさせて断線を生
じさせやすく、均一な配線が困難になる。
層配線層４に段差によるくびれ等を生じさせて断線を生
じさせやすく、均一な配線が困難になる。
特に、多層配線化が要求される集積回路においては、段
差部の解消又は平坦化が必須の課題である。
差部の解消又は平坦化が必須の課題である。
一方、半導体素子を封止する手段としては、プラスチッ
ク樹脂による封止が比較的低コストであるため多用され
ている。この場合に、半導体素子と樹脂との間に熱膨張
係数の差があるため、温度変化が激しい環境下で使用す
ると、第３図（ｂ）に示すように、保護膜６、配線層４
及び層間絶縁膜３か樹脂７に押されて動き、極端な場合
には、眉間絶縁膜３にクラック８が入ってしまう。そし
て、このクラック８により、下層と上層の配線層２．４
かショートしてしまうという問題点を有する。
ク樹脂による封止が比較的低コストであるため多用され
ている。この場合に、半導体素子と樹脂との間に熱膨張
係数の差があるため、温度変化が激しい環境下で使用す
ると、第３図（ｂ）に示すように、保護膜６、配線層４
及び層間絶縁膜３か樹脂７に押されて動き、極端な場合
には、眉間絶縁膜３にクラック８が入ってしまう。そし
て、このクラック８により、下層と上層の配線層２．４
かショートしてしまうという問題点を有する。
本発明はかかる問題点に鑑みてなされたものであって、
層間絶縁膜を平坦化することができ、温度変化か激しい
環境化で使用されても樹脂のストレスによる配線層間の
ショートを防止することができる配線層を有する半導体
装置を提供することを目的とする。
層間絶縁膜を平坦化することができ、温度変化か激しい
環境化で使用されても樹脂のストレスによる配線層間の
ショートを防止することができる配線層を有する半導体
装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る配線層を有する半導体装置は、半導体基板
に配設された素子を接続する複数の配線層を有する半導
体装置において、前記配線層の間隔が製造プロセス上決
まる最小配線間隔より広い空領域に未結線の配線を配置
したことを特徴とする。
に配設された素子を接続する複数の配線層を有する半導
体装置において、前記配線層の間隔が製造プロセス上決
まる最小配線間隔より広い空領域に未結線の配線を配置
したことを特徴とする。
［作用］
本発明においては、製造プロセス上決まる最小配線間隔
よりも広い間隔を有する空領域に、未結線の配線を配置
し、この空領域においても配線間隔を実質的に最小配線
間隔と同等のものにする。
よりも広い間隔を有する空領域に、未結線の配線を配置
し、この空領域においても配線間隔を実質的に最小配線
間隔と同等のものにする。
これにより、この空領域においても段差が存在せず、層
間絶縁膜が平坦化され、段差に基く配線ショート等を防
止することができる。
間絶縁膜が平坦化され、段差に基く配線ショート等を防
止することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。第１図（ａ）は本発明の実施例に係る半導体装
置を示す断面図である。半導体基板１上に下層配線層２
がパターン形成されており、この下層配線層２の配置設
計において、プロセス上決まる最小配線間隔よりも、配
線層２間の間隔か広くなる空領域に、未結線のダミーの
配線層１０が形成されている。この下層配線層２とダミ
ー配線層１ｏとは同一工程においてパターン形成される
。そして、この下層配線層２の相互間及び下層配線層２
とダミー配線層１ｏとの間を埋めるようにして、眉間絶
縁膜３が全面に形成されている。
明する。第１図（ａ）は本発明の実施例に係る半導体装
置を示す断面図である。半導体基板１上に下層配線層２
がパターン形成されており、この下層配線層２の配置設
計において、プロセス上決まる最小配線間隔よりも、配
線層２間の間隔か広くなる空領域に、未結線のダミーの
配線層１０が形成されている。この下層配線層２とダミ
ー配線層１ｏとは同一工程においてパターン形成される
。そして、この下層配線層２の相互間及び下層配線層２
とダミー配線層１ｏとの間を埋めるようにして、眉間絶
縁膜３が全面に形成されている。
また、層間絶縁膜３の適所には、ビアポール５が形成さ
れており、このビアポール５を埋めるようにして、層間
絶縁膜３上に上層配線層４が形成されている。このヒア
ポール５において、下層及び上層の配線層２，４が接続
される。そして、全面に保護膜６が設けられており、更
にこのようにして形成された半導体素子がプラスチック
樹脂７により封止されている。
れており、このビアポール５を埋めるようにして、層間
絶縁膜３上に上層配線層４が形成されている。このヒア
ポール５において、下層及び上層の配線層２，４が接続
される。そして、全面に保護膜６が設けられており、更
にこのようにして形成された半導体素子がプラスチック
樹脂７により封止されている。
このように構成された半導体装置においては、空領域に
ダミーの配線層１ｏが配置されているから、上層の配線
層４が広がる全領域において、下層の配線層２の配線間
隔をプロセスで決まる最小配線間隔と同等のものに設定
することができる。
ダミーの配線層１ｏが配置されているから、上層の配線
層４が広がる全領域において、下層の配線層２の配線間
隔をプロセスで決まる最小配線間隔と同等のものに設定
することができる。
従って、上層配線層４が存在する全領域において、眉間
絶縁膜３か平坦化され、上層配線層４に大きな段差は存
在しない。
絶縁膜３か平坦化され、上層配線層４に大きな段差は存
在しない。
このため、上層配線層４の断線が防止される。
また、第１図（ｂ）に示すように、樹脂７のストレスに
よって樹脂７にスリップが発生し、上層の配線層４が矢
印方向に移動しても、下層の配線層２及び層間絶縁膜３
が移動することはないので、層間絶縁膜にクラックが発
生して配線層２，４間にショートが発生するという事態
が回避される。
よって樹脂７にスリップが発生し、上層の配線層４が矢
印方向に移動しても、下層の配線層２及び層間絶縁膜３
が移動することはないので、層間絶縁膜にクラックが発
生して配線層２，４間にショートが発生するという事態
が回避される。
第２図は本発明の第２の実施例に係る半導体装置を示す
断面図である。本実施例は、上層の配線層４の配線領域
の空領域にダミーの配線層１１を設け、このダミー配線
層１１を含めて上層配線層４の配線間隔をプロセスで決
まる最小間隔に設定したものである。これにより、保護
膜６を平坦化することがてき、樹脂７によるストレスを
更に一層受けにくくすることができる。
断面図である。本実施例は、上層の配線層４の配線領域
の空領域にダミーの配線層１１を設け、このダミー配線
層１１を含めて上層配線層４の配線間隔をプロセスで決
まる最小間隔に設定したものである。これにより、保護
膜６を平坦化することがてき、樹脂７によるストレスを
更に一層受けにくくすることができる。
［発明の効果］
以上説明したように本発明によれば、半導体基板に配設
された配線層の間隔が製造プロセス上決まる最小配線間
隔より広い空領域に未結線の配線を配置したから、この
配線層上に形成される膜（層間絶縁膜又は保護膜等）の
表面を平坦化することができ、上層配線層の断線を防止
することができると共に、樹脂のストレスが印加されて
も上層及び下層の配線層間にショート等が発生すること
はない。
された配線層の間隔が製造プロセス上決まる最小配線間
隔より広い空領域に未結線の配線を配置したから、この
配線層上に形成される膜（層間絶縁膜又は保護膜等）の
表面を平坦化することができ、上層配線層の断線を防止
することができると共に、樹脂のストレスが印加されて
も上層及び下層の配線層間にショート等が発生すること
はない。
第１図（ａ）は本発明の第１の実施例に係る二層配線構
造の半導体装置を示す断面図、第１図（ｂ）はこの半導
体装置の樹脂に応力が印加された状態を示す断面図、第
２図は本発明の第２の実施例に係る半導体装置を示す断
面図、第３図（ａ）は従来の二層配線ｎ４造の半導体装
置を示す断面図、第３図（ｂ）は同じ〈従来の配線構造
体において樹脂に応力が印加された状態を示す断面図で
ある。 １；半導体基板、２；下層配線層、３；層間絶縁膜、４
；上層配線層、５；ピアホール、６；保護膜、７；プラ
スチック樹脂、８；クラ・ング、１０．１１；ダミー配
線層
造の半導体装置を示す断面図、第１図（ｂ）はこの半導
体装置の樹脂に応力が印加された状態を示す断面図、第
２図は本発明の第２の実施例に係る半導体装置を示す断
面図、第３図（ａ）は従来の二層配線ｎ４造の半導体装
置を示す断面図、第３図（ｂ）は同じ〈従来の配線構造
体において樹脂に応力が印加された状態を示す断面図で
ある。 １；半導体基板、２；下層配線層、３；層間絶縁膜、４
；上層配線層、５；ピアホール、６；保護膜、７；プラ
スチック樹脂、８；クラ・ング、１０．１１；ダミー配
線層
Claims (1)
- （１）半導体基板に配設された素子を接続する複数の配
線層を有する半導体装置において、前記配線層の間隔が
製造プロセス上決まる最小配線間隔より広い空領域に未
結線の配線を配置したことを特徴とする配線層を有する
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088688A JPH01196141A (ja) | 1988-01-29 | 1988-01-29 | 配線層を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088688A JPH01196141A (ja) | 1988-01-29 | 1988-01-29 | 配線層を有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196141A true JPH01196141A (ja) | 1989-08-07 |
Family
ID=12039689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2088688A Pending JPH01196141A (ja) | 1988-01-29 | 1988-01-29 | 配線層を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196141A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410425A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5441915A (en) * | 1992-09-01 | 1995-08-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Process of fabrication planarized metallurgy structure for a semiconductor device |
| US5556805A (en) * | 1990-04-27 | 1996-09-17 | Fujitsu Limited | Method for producing semiconductor device having via hole |
| JP2009021495A (ja) * | 2007-07-13 | 2009-01-29 | Fujikura Ltd | 半導体デバイスおよびその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846653A (ja) * | 1981-09-14 | 1983-03-18 | Fujitsu Ltd | 半導体装置 |
| JPS60161637A (ja) * | 1984-02-01 | 1985-08-23 | Hitachi Ltd | 電子装置 |
| JPS6174352A (ja) * | 1984-09-19 | 1986-04-16 | Sanyo Electric Co Ltd | 多層配線を有する半導体装置の製造方法 |
| JPS61193454A (ja) * | 1985-02-20 | 1986-08-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61276345A (ja) * | 1985-05-31 | 1986-12-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1988
- 1988-01-29 JP JP2088688A patent/JPH01196141A/ja active Pending
Patent Citations (5)
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|---|---|---|---|---|
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| JP2009021495A (ja) * | 2007-07-13 | 2009-01-29 | Fujikura Ltd | 半導体デバイスおよびその製造方法 |
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