JPH03222426A - 多層配線形成法 - Google Patents

多層配線形成法

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JPH03222426A JP2018447A JP1844790A JPH03222426A JP H03222426 A JPH03222426 A JP H03222426A JP 2018447 A JP2018447 A JP 2018447A JP 1844790 A JP1844790 A JP 1844790A JP H03222426 A JPH03222426 A JP H03222426A
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は、超ＬＳＩ等の半導体装置の製造に用いられ
る多層配線形成法に関するものである。
［発明の概要］ この発明は、配線段差を平坦化する手段として有機スピ
ンオンガラス膜と無機スピンオンガラス膜とを組合せて
使用することによりクラックのない平坦性良好な層間絶
縁膜を形成可能としたものである。
［従来の技術］ 超ＬＳＩの高機能化、高速化、さらに設計時間の短縮化
の要求に対し、配線の多層化は必要不可欠な技術である
。配線を多層化するためには、下層の配線により生ずる
段差部で上層の配線が断線しないように平滑なあるいは
平坦な表面を有する眉間絶縁膜を形成しなければならな
い。
この目的のために数多くの技術が研究、開発されてきた
が、現状では、スピンオンガラス（ＳＯＧ）膜と、ケミ
カル・ベーパー・デポジション（ｃＶＤ）法等の気相堆
積法により形成される絶縁膜との組合せにより層間絶縁
膜を形成する技術が最も広（使用されている。
般に、Ｓ　ＯＧ　ＩＩは、シラノール化合物と溶剤から
なる溶液を基板上に滴下し、回転により均一に広げ、ベ
ークし焼きしめることによって形成されるシリコンオキ
サイド系の薄膜であるが、無機ＳＯＧ膜と有機Ｓ　ＯＧ
　ｌｉとの二種類のものが知られている。無機ＳＯＧ膜
は、シラノール化合物がＳｉ（ＯＨ）４からなるもので
あり、有機ＳＯＧは、シラノール化合物がＲｎ　Ｓ　１
（ＯＨ）　４−１１［ＲニーＣＨ３，−Ｃ６Ｈｓ　、−
Ｃ２Ｈｓ等］からなるもので、膜中にメチル基やエチル
基のような有機物を含んでいる。
層間絶縁膜としてＳＯＧ膜とＣＶＤ膜との組合せを用い
る従来技術の一例を第１３図乃至第１６図について説明
する。
まず、第１３図に示すように、シリコン等の半導体基板
１０の表面にシリコンオキサイド等の絶縁膜１２を介し
て一層目の配線層１４Ａ〜１４ｃを形成した後、その上
にＣＶＤ法によりシリコンオキサイドを堆積して第１の
ＣＶＤ１ｌ１１Ｂを形成する。
次に、第１４図に示すように、第１（７）ＣＶＤｌ１１
１６の上に回転塗布法により無機ＳＯＧ液を被着した後
焼きしめ処理を行なうことにより無機ＳＯＧ＠２０を形
成する。このＳＯＧ膜２ｏにより一層目配線に基づく段
差が平坦化される。この後、！１５図に示すように、５
ＯＧＩＩ！２０をエッチバックすることにより配線層１
４Ａ〜１４Ｃに対応したＣＶＤ膜部分を露呈させると共
に各配線層に基づく段差部に５ＯＧＩＩ菟２０の一部を
残存させる。
次に、第１６図に示すように、ＣＶＤ１ｉｉ１６の露呈
部分及び５ＯＧＩＩｉ２０の残存部分をおおってＣＶＤ
法によりシリコンオキサイド等を堆積して第２のＣＶ　
Ｄ　２２を形成する。この後は、配線層１４Ａ〜１４Ｃ
のうち所望のものについて第１及び第２のＣＶＤ膜１６
及び２０に選択エツチングによりコンタクト孔を形成し
、このコンタクト孔の内部から外部に延びるような二層
目の配線層を例えば第８図の「２６」に示すように形成
する。
上記した配線形成法によれば、５ＯＧｌｉ２０を一層目
配線対応のＣｖＤＩｇ１部分に達するまでエッチバック
してから第２のＣＶＤ膜２膜管２成するので、コンタク
ト孔の内壁面にＳＯＧ膜２ｏが現われることがなく、５
ＯＧｌｌ１２０から放出される水分等によりコンタクト
孔内で配線腐蝕が生ずるのを防止でき、高信頼化が可能
である。なお、ＳＯＧ膜をエッチバックしてから第２の
ＣＶＤ１ｉを形成することによりコンタクト孔内での配
線腐蝕を防止する技術は、例えば特開昭６３−１４２号
公報に示されている。
［発明が解決しようとする課Ｎ］ 超ＬＳＩの高密度化が進むとき、微細化に対する要求は
非常に厳しく、配線の間隔も１．０μ−以下となる。こ
のような状況において、上記した従来法で眉間絶縁膜を
形成すると、第１４図に示すように配線間隔が極めて小
さい所で毛細管現象により厚くたまった無機ＳＯＧ＠に
クラックＣＲが生ずる。このクラックＣＲは、第１５図
に示すようにエッチバック処理の際に拡大されるので、
第１６図に示すようにＣＶＤｇ２２を形成する際にＣＶ
Ｄ膜２膜管２覆不良を生じさせる。このため、ＣＶＤ膜
部分上にＡｌ１等の配線層を形成すると、配線が断線し
たり、隣の配線とショートしたりする。従って、製造歩
留りの低下を免れない。
このような問題点に対処するため、第１３図乃至第１６
図に示したような工程において無機ＳＯＧ膜に代えて有
機５ＯＧＩＪｉを用いることが試みられている（例えば
Ｓｅｍ１ｃｏｎ　ＮＥＷＳ　１９８８．７　、　　Ｐ　
７２〜Ｐ　７７参照）。有機ＳＯＧ＠は、４ｏｏ〜５ｏ
ｏ℃の熱処理で焼ぎしめを行なった後でも膜中の内部応
力が極めて小さいため、膜厚が厚くなってもクラックが
生じにくいという性質を有するので、有機ＳＯＧ＠を用
いることでクラック発生を防止することは可能である。
しかしながら、有機ＳｏＧ膜は、無機ＳＯＧ膜に比べて
有機系のガスや水分の放出により配線腐蝕を招ｔ！易い
ので、エッチバックの際に十分にエツチングを行なう必
要があり、このエツチングにより層間絶縁膜の平坦性が
損われるという問題点がある。
この発明の目的は、層間絶縁膜についてクラック発生を
防止しつつ平坦性を確保することができ、しかもコンタ
クト孔内での配線腐蝕、導通不良等を防止することがで
きる新規な多層配線形成法を提供することにある。
［課題を解決するための手段］ この発明による多層配線形成法は、 （ａ１基板上に一層目の複数の配線層を並設する工程と
、 （ｂｌ前記基板上に各配線層をおおって第１の絶縁膜を
気相堆積法により形成する工程と、（ｃ）前記第１の絶
縁膜をおおって有機スピンオンガラス膜を形成する工程
と、 ＋ｄ）前記有機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第１の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記有機
スピンオンガラス膜の一部を残存させる工程と、 ｌｅ）前記第１の絶縁膜の露呈部分及び前記有機スピン
オンガラス膜の残存部分をおおって無機スビンオンガラ
ス膜を形成する工程と、 （ｆ）前記無機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第１の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記無機
スピンオンガラス膜の一部を残存させる工程と、 （ｇ）前記第１の絶縁膜の露呈部分及び前記無機スピン
オンガラス膜の残存部分をおおって第２の絶縁膜を気相
堆積法により形成する工程と、（ｈ）前記第１及び第２
の絶縁膜を選択的にエツチングすることにより前記複数
の配線層のうち少なくとも１つの配線層の一部を露呈す
るコンタクト孔を形成する工程と、 （ｉ）前記コンタクト孔で一部が露呈された配線層に対
して該コンタクト孔を介して電気接触する二層目の配線
層を前記第２の絶縁膜の上に形成する工程とを含むもの
である。
この方法によると、−層目の各配線層の上では第１及び
第２の絶縁膜を重ねた構成となり、−層目の複数の配線
層の間では第１の絶縁膜、有機スピンオンガラス膜、無
機スピンオンガラス膜及び第２の絶縁膜を重ねた構成と
なる。
上記のような方法においては、上記（ｅ）〜（ｉ）の工
程の代りに、 （ｅｏ）前記第１の絶縁膜の露呈部分及び前記有機スピ
ンオンガラス膜の残存部分をおおって第２の絶縁膜を気
相堆積法により形成する工程と、（ｆｏ）前記第２の絶
ＭＩＩｌをおおって無機スピンオンガラス膜を形成する
工程と、 （ｇ“）前記無機スピンオンガラス膜をエッチバックす
ることにより各配線層に対応して前記第２の絶縁膜の一
部を露呈させると共に各配線層に基づく段差部に前記無
機スピンオンガラス膜の一部を残存させる工程と、 （ｈｏ）前記第２の絶縁膜の露呈部分及び前記無機スピ
ンオンガラス膜の残存部分をおおって第３の絶縁膜を気
相堆積法により形成する工程と、（ｉ゛）前記第１乃至
第３の絶縁膜を選択的にエツチングすることにより前記
複数の配線層のうち少なくとも１つの配線層の一部を露
呈するコンタクト孔を形成する工程と、 （Ｊ）前記コンタクト孔で一部が露呈された配線層に対
して該コンタクト孔を介して電気接触する二層目の配線
層を前記第３の絶縁膜の上に形成する工程とを含むよう
にしてもよい。
この方法によると、−層目の各配置ａ暦の上では第１乃
至第３の絶！１ｕｌｌを重ねた構成となり、−層目の複
数の配線層の間では第１の絶縁膜、有機スピンオンガラ
ス膜、第２の絶縁膜、無機スピンオンガラス膜及び第３
の絶Ａｉｌ！を重ねた構成となる。
［作　用］ この発明の方法によれば、−層目の複数の配線層をおお
って第１の絶縁膜を形成した後この第１の絶Ａ１１ＪＩ
をおおって耐クラツク性が良好な有機スピンオンガラス
膜を形成するようにしたので、−層目の配線間隔が狭い
所でもクラック発生を伴うことなくスピンオンガラス膜
を埋め込むことができる。
また、有機スピンオンガラス膜をエッチバックした後気
相堆積絶縁膜を介し又は介さずに無機スピンオンガラス
膜を形成するようにしたので、有機スピンオンガラス膜
のエツチングを十分に行なっても平坦性良好な眉間絶縁
膜を形成することができる。
さらに、有機スピンオンガラス膜及び無機スピンオンガ
ラス膜のいずれについてもエッチバック処理を行ない、
しかも有機スピンオンガラス膜については十分なエツチ
ングを可能としたので、コンタクト孔の内壁面に有機及
び無機スピンオンガラス膜が現われることがなく、コン
タクト孔内での配線腐蝕や導通不良を防止することがで
きる。
なお、有機スピンオンガラス膜をエッチバック処理した
後、エッチバック処理面を酸素プラズマにさらすように
すれば、残存する有機スピンオンガラス膜による導通不
良発生を一層低減することができる。
［実施例］ 第１図乃至第８図は、この発明の一実施例による多層配
線形成法を示すもので、各々の図に対応する工程（ｉ）
〜〔８〕を順次に説明する。
（ｉ）　シリコン等の半導体基板１０の表面にシリコン
オキサイド等の絶縁膜１２を形成した後、この絶縁膜１
２上にＡｆｔ−Ｃｕ等の配線金属を約０．６μｍの厚さ
で被看してバターニングすることにより一層目の配線層
１４Ａ〜１４Ｃを形成する。
この場合、配線層１４Ａ及び１４Ｂの間隔は、配線層１
４Ｂ及び１４ｃの間隔より狭くなっている。この後、基
板上面には、配線層１４Ａ−１４０をおおうようにシリ
コンオキサイドをプラズマＣＶＤ法等により約０４μｍ
の厚さで堆積して第１のＣＶＤ１１ｊｌ［ｉを形成する
。このとき、配線層１４Ａ及び１４Ｂのように配線間隔
が狭い所では、広い所に比べて被覆性が劣り、配線段差
が犬咎く現われる。
（２）次に、配線段差を平坦化すべく第１のＣＶＤ膜ｌ
δをおおって有機ＳＯＧ膜１８を形成する。−例として
、基板上面に有機ＳＯＧ液を回転塗布した後、窒素ガス
中で４００℃３０分の焼きしめを行なって溶剤を焼きと
ばすことにより有機５ＯＧＩｌｉ１８を形成する。この
場合、シラノール化合物の濃度及び塗布回転数は、有機
５ＯＧｌｉ１８の膜厚が配線等のない平坦個所で約０．
３Ｊｊｍになるよう調整する。有機５ＯＧＩＩＩＢは、
配線層１４Ａ及び１４Ｂのように配線間隔が狭い所でも
クラック発生がない。
（３）次に、有機５ＯＧｌｌｉ１８をエッチバックする
ことにより１４Ａ−１４Ｃの各配線層に対応して第１の
ＣＶＤ１ｉｌＢの一部を露呈させると共に各配線層に基
づく段差部にＳＯＧ膜１８の一部を残存させる。この場
合、配線層上方のＣＶＤ＠部分に少しでも有機ＳＯＧが
残っていると、第７図及び第８図に示すようにコンタク
ト孔及び二層目の配線層を形成したとぎにコンタクト孔
内に残存ＳＯＧから有機系のガスや水分が放出されるた
め、上下配線の導通不良や配線腐蝕が生ずる。従って、
十分なバックエッチを行なわなければ高い歩留りや高い
信顆性は得られない、実際の超ＬＳＩでは、配線層の下
にフィールド絶縁膜やゲート電極層が形成されているた
め、第１図に示されている以上に多種多様な段差が生じ
ている。このため、注意深くエッチバックを行なっても
配線層上方のＣＶＤ膜部分に有機ＳＯＧが若干残存する
ことがある。
残存する有機ＳＯＧによる導通不良発生等を低減するた
めには、上記のようなエッチバック処理の後、ＣＶＤｌ
１ｇ１６の露呈部分及び有機５ＯＧｌｉ１８の残存部分
を酸素プラズマにさらし、導通不良の原因にならないよ
うに改質する。この改質効果は、コンタクト孔の導通歩
留りの向上から確認されているが、そのメカニズムは解
明されていない、現在のところ、有機５ＯＧＩＩＩ中の
メチル基が酸素プラズマ中の活性な酸素原子と反応して
膜中から消滅し、残存する有機ＳＯＧの表面が上質な酸
化膜に変化するのではないかと考えられる。上記のよう
な改質効果は、有機ＳＯＧ膜が薄い場合に認められ、有
機ＳＯＧｗＡが厚い場合にはコンタクト孔の導通歩留り
が逆に低下する。従って、製造工程的には、エッチバッ
ク処理の後に酸素プラズマ処理を行なうのが最もよい。
（４）上記のような酸素プラズマ処理の後、ＣＶＤ１ｉ
ｌＢの露呈部分及び有機ＳＯＧ膜１８の残存部分をおお
って無機５ＯＧｌ！Ｉ２０を形成する。−例として、基
板上面に無機ＳＯＧ液を回転塗布した後、窒素ガス中で
４００℃３０分の焼きしめ処理を行なうことにより無機
５ＯＧｌｉ２０を形成する。
この場合、配線等のない平坦個所での無機ＳＯＧ膜厚が
約０．１４μ蹟となるようにシラノール化合物濃度及び
塗布回転数を調整する。
（５）次に、無機５ＯＧｌｌｉ２０をエッチバックする
ことにより１４Ａ〜１４Ｃの各配線層に対応して第１の
ＣＶＤ１ｌｉ１６の一部を露呈させると共に各配線層に
基づく段差部にＳＯＧ膜２０の一部を残存させる。無機
５ＯＧｌｉは、有機５ＯＧＩｌｌｉに比べてコンタクト
孔の導通歩留り劣化に及ぼす影響が少ないので、第５図
の工程でのエッチバックは、第３図の工程でのエッチバ
ックのように恋人りに行なわなくてよく、実際のＬＳＩ
では、配線層上方のＣｖＤＩＩＩ上に無機ＳＯＧ膜がわ
ずかに残っていても問題ない、このように無機Ｓ’０Ｇ
ｌｌ１２０のエッチバックに厳密さが要求されないこと
は、良好な平坦性を得るのに好都合である。
＋６１次Ｇ、：、ＣＶＤｌ１＠１６の露呈部分及び無機
ＳＯＧ膜２０の残存部分をおおってシリコンオキサイド
をプラズマＣＶＤ法等により約０．３μｍの厚さで堆積
して第２のＣＶＤ膜２２を形成する。
（７）この後、ホトレジストをマスクとするドライエツ
チング処理により例えば配線層１４Ｂの上の第１及び第
２のＣＶＤｌ１＠１６及び２２の一部にコンタクト孔２
４を形成する。
（８）この後は、第２のＣＶＤ＠２２の上にＡｌ２−Ｃ
ｕ等の配線金属を被着してパターニングすることにより
二層目の配線層２６を形成する。
次に、第９図乃至第１２図を参照してこの発明の他の実
施例を説明する。この実施例は、第９図の前までは前述
した第１図乃至第３図の工程と同様のものであり、第９
図乃至第１２図において第１図乃至第３図と同様な部分
には同様な符号を付しである。
第９図の工程では、第１のＣＶＤ膜１６の露呈部分及び
有機５ＯＧＩＩＩ１８の残存部分をおおってシリコンオ
キサイド等の第２のＣＶＤ膜２２を形成する。
次に、第１Ｏ図の工程では、第２のＣＶＤ膜２２をおお
って無機ＳＯＧ膜２ｏを形成する。そして、第１１図の
工程では、無機ＳＯＧ膜２ｏをエッチバックする。
次に、第１２図の工程では、第２のＣＶＤ膜２２の露呈
部分及び無機ＳＯＧ膜２ｏの残存部分をおおって第３の
ＣＶＤ膜２膜製８成する。
この後は、第７図で述べたと同様にして例えば配線層１
４Ｂに対するコンタクト孔を第１〜第３のＣＶＤ膜１Ｇ
、　２２．２８に設けてから、第８図で述べたと同様に
してコンタクト孔を介して一層目配線層と電気接触する
二層目の配線層を第３のＣＶＤ１！２８の上に形成する
。
上記した各実施例の多層配線形成法によれば、１１　（
７）　ＣＶ　ＤＩＩ１６（７）上ニ有１１　Ｓ　ＯＧ１
１Ｉ１８ヲ形成するので、配線間隔が狭い所でもクラッ
ク発生を防止することができる。また、有機ＳＯＧ膜１
８をエッチバックした後、そのエッチバックに基づく凹
部を無機５ＯＧｌｌｉ２０で埋めるようにしたので十分
な平坦性か得られる。その上、有機及び無機ＳＯＧ膜の
エッチバックにより、さらには酸素プラズマ処理により
コンタクト孔内にＳＯＧの劣化作用が及ばないようにし
たので、コンタクト孔内での導通不良や配線腐蝕を防止
することができる。
［発明の効果コ 以上のように、この発明によれば、クラックのない平坦
性良好な層間絶縁膜を形成すると共にコンタクト孔内で
の配線腐蝕、導通不良等を未然に防止するようにしたの
で、超ＬＳＩ等の多層配線形成において高歩留りを達成
できると共に信頼性の高い多層配線を実現できる効果が
得られるものである。
【図面の簡単な説明】
第１図乃至第８図は、この発明の一実施例による多層配
線形成法を示す基板断面図、 第９図乃至第１２図は、この発明の他の実施例による多
層配線形成法を示す基板断面図、第１３図乃至第１６図
は、従来の多層配線形成法を示す基板断面図である。 ｌＯ・・・半導体基板、１２・・・絶縁膜、１４Ａ−１
４Ｃ・・・層目の配線層、１６・・・第１のＣＶＤ［、
ｌ・８・・・有機ＳＯＧｇ、２０−＠機５ＯＧｌｌ！！
、　２２−第２（ＤＣＶＤ膜、２４・・・コンタクト孔
、２６・・・二層目の配線層、２８川第３のＣＶＤ月莫
。

Claims (1)

  1. 【特許請求の範囲】 １、（ａ）基板上に一層目の複数の配線層を並設する工
    程と、 （ｂ）前記基板上に各配線層をおおって第１の絶縁膜を
    気相堆積法により形成する工程と、 （ｃ）前記第１の絶縁膜をおおって有機スピンオンガラ
    ス膜を形成する工程と、 （ｄ）前記有機スピンオンガラス膜をエッチバックする
    ことにより各配線層に対応して前記第１の絶縁膜の一部
    を露呈させると共に各配線層に基づく段差部に前記有機
    スピンオンガラス膜の一部を残存させる工程と、 （ｅ）前記第１の絶縁膜の露呈部分及び前記有機スピン
    オンガラス膜の残存部分をおおって無機スピンオンガラ
    ス膜を形成する工程と、 （ｆ）前記無機スピンオンガラス膜をエッチバックする
    ことにより各配線層に対応して前記第１の絶縁膜の一部
    を露呈させると共に各配線層に基づく段差部に前記無機
    スピンオンガラス膜の一部を残存させる工程と、 （ｇ）前記第１の絶縁膜の露呈部分及び前記無機スピン
    オンガラス膜の残存部分をおおって第２の絶縁膜を気相
    堆積法により形成する工程と、（ｈ）前記第１及び第２
    の絶縁膜を選択的にエッチングすることにより前記複数
    の配線層のうち少なくとも１つの配線層の一部を露呈す
    るコンタクト孔を形成する工程と、 （ｉ）前記コンタクト孔で一部が露呈された配線層に対
    して該コンタクト孔を介して電気接触する二層目の配線
    層を前記第２の絶縁膜の上に形成する工程とを含む多層
    配線形成法。 ２、前記有機スピンオンガラス膜をエッチバックした後
    前記第１の絶縁膜の露呈部分及び前記有機スピンオンガ
    ラス膜の残存部分を酸素プラズマにさらし、しかる後前
    記無機スピンオンガラス膜を形成することを特徴とする
    請求項１記載の多層配線形成法。 ３、（ａ）基板上に一層目の複数の配線層を並設する工
    程と、 （ｂ）前記基板上に各配線層をおおって第１の絶縁膜を
    気相堆積法により形成する工程と、 （ｃ）前記第１の絶縁膜をおおって有機スピンオンガラ
    ス膜を形成する工程と、 （ｄ）前記有機スピンオンガラス膜をエッチバックする
    ことにより各配線層に対応して前記第１の絶縁膜の一部
    を露呈させると共に各配線層に基づく段差部に前記有機
    スピンオンガラス膜の一部を残存させる工程と、 （ｅ）前記第１の絶縁膜の露呈部分及び前記有機スピン
    オンガラス膜の残存部分をおおって第２の絶縁膜を気相
    堆積法により形成する工程と、（ｆ）前記第２の絶縁膜
    をおおって無機スピンオンガラス膜を形成する工程と、 （ｇ）前記無機スピンオンガラス膜をエッチバックする
    ことにより各配線層に対応して前記第２の絶縁膜の一部
    を露呈させると共に各配線層に基づく段差部に前記無機
    スピンオンガラス膜の一部を残存させる工程と、 （ｈ）前記第２の絶縁膜の露呈部分及び前記無機スピン
    オンガラス膜の残存部分をおおって第３の絶縁膜を気相
    堆積法により形成する工程と、（ｉ）前記第１乃至第３
    の絶縁膜を選択的にエッチングすることにより前記複数
    の配線層のうち少なくとも１つの配線層の一部を露呈す
    るコンタクト孔を形成する工程と、 （ｊ）前記コンタクト孔で一部が露呈された配線層に対
    して該コンタクト孔を介して電気接触する二層目の配線
    層を前記第３の絶縁膜の上に形成する工程とを含む多層
    配線形成法。 ４、前記有機スピンオンガラス膜をエッチバックした後
    前記第１の絶縁膜の露呈部分及び前記有機スピンオンガ
    ラス膜の残存部分を酸素プラズマにさらし、しかる後前
    記第２の絶縁膜を形成することを特徴とする請求項３記
    載の多層配線形成法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529481A (ja) * 1991-07-25 1993-02-05 Nec Corp 半導体装置
JPH1174269A (ja) * 1997-08-27 1999-03-16 Sanyo Electric Co Ltd 半導体装置の製造方法
KR101158916B1 (ko) * 2003-10-24 2012-06-21 소니 주식회사 액체 토출 헤드, 액체 토출 장치 및 액체 토출 헤드의제조 방법
JP2016149576A (ja) * 2016-05-09 2016-08-18 東京エレクトロン株式会社 成膜方法、プログラム、コンピュータ記憶媒体及び成膜システム

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5284804A (en) * 1991-12-31 1994-02-08 Texas Instruments Incorporated Global planarization process
DE69318880T2 (de) * 1992-03-31 1998-10-08 Sgs Thomson Microelectronics Planarisierungsverfahren von einer integrierten Schaltung
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer
KR950006343B1 (ko) * 1992-05-16 1995-06-14 금성일렉트론주식회사 반도체 장치의 제조방법
JP2809018B2 (ja) * 1992-11-26 1998-10-08 日本電気株式会社 半導体装置およびその製造方法
JP3360350B2 (ja) * 1993-04-21 2002-12-24 ヤマハ株式会社 表面平坦化法
US5435888A (en) * 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
US5395785A (en) * 1993-12-17 1995-03-07 Sgs-Thomson Microelectronics, Inc. SRAM cell fabrication with interlevel dielectric planarization
US6284584B1 (en) * 1993-12-17 2001-09-04 Stmicroelectronics, Inc. Method of masking for periphery salicidation of active regions
US5439846A (en) * 1993-12-17 1995-08-08 Sgs-Thomson Microelectronics, Inc. Self-aligned method for forming contact with zero offset to gate
US6107194A (en) * 1993-12-17 2000-08-22 Stmicroelectronics, Inc. Method of fabricating an integrated circuit
JP3090838B2 (ja) * 1994-03-17 2000-09-25 株式会社東芝 半導体装置の製造方法
KR0179838B1 (ko) * 1995-09-02 1999-04-15 문정환 반도체 소자의 절연막 구조 및 절연막 평탄화 방법
JP3277103B2 (ja) * 1995-09-18 2002-04-22 株式会社東芝 半導体装置及びその製造方法
US5597764A (en) * 1996-07-15 1997-01-28 Vanguard International Semiconductor Corporation Method of contact formation and planarization for semiconductor processes
KR100295240B1 (ko) * 1997-04-24 2001-11-30 마찌다 가쯔히꼬 반도체장치
US6376359B1 (en) * 1998-03-18 2002-04-23 United Microelectronics Corp. Method of manufacturing metallic interconnect
US6239034B1 (en) * 1998-11-02 2001-05-29 Vanguard International Semiconductor Corporation Method of manufacturing inter-metal dielectric layers for semiconductor devices
DE10153176A1 (de) * 2001-08-24 2003-03-13 Schott Glas Packaging von Bauelementen mit sensorischen Eigenschaften mit einer strukturierbaren Abdichtungsschicht
JP7001374B2 (ja) * 2017-06-19 2022-02-04 東京エレクトロン株式会社 成膜方法、記憶媒体及び成膜システム

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS605527A (ja) * 1983-06-24 1985-01-12 Agency Of Ind Science & Technol 半導体装置の平坦化方法
JPS60240138A (ja) * 1984-05-14 1985-11-29 Nec Corp 半導体集積回路装置における誘電体分離基板の製造方法
JPS63226946A (ja) * 1987-03-16 1988-09-21 Nec Corp 半導体装置
JPS6445148A (en) * 1987-08-13 1989-02-17 Fuji Xerox Co Ltd Semiconductor device and manufacture thereof
JPH01185947A (ja) * 1988-01-21 1989-07-25 Sharp Corp 半導体装置製造方法
JPH01321658A (ja) * 1988-06-23 1989-12-27 Nec Corp 半導体集積回路
JPH02177347A (ja) * 1988-12-27 1990-07-10 Sharp Corp 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60173856A (ja) * 1984-02-10 1985-09-07 Fujitsu Ltd 半導体装置の製造方法
JPS61196555A (ja) * 1985-02-26 1986-08-30 Nec Corp 多層配線の形成方法
JPS61260638A (ja) * 1985-05-14 1986-11-18 Sony Corp 半導体装置の製造方法
FR2588418B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
JPS63142A (ja) * 1986-06-19 1988-01-05 Toshiba Corp 半導体装置の製造方法
JPH06101467B2 (ja) * 1986-12-18 1994-12-12 松下電子工業株式会社 半導体集積回路装置
GB2211348A (en) * 1987-10-16 1989-06-28 Philips Nv A method of forming an interconnection between conductive levels
JPH0226054A (ja) * 1988-07-14 1990-01-29 Matsushita Electron Corp 半導体装置の製造方法
JPH0736421B2 (ja) * 1988-12-27 1995-04-19 日本電気株式会社 半導体装置
US5068711A (en) * 1989-03-20 1991-11-26 Fujitsu Limited Semiconductor device having a planarized surface

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS605527A (ja) * 1983-06-24 1985-01-12 Agency Of Ind Science & Technol 半導体装置の平坦化方法
JPS60240138A (ja) * 1984-05-14 1985-11-29 Nec Corp 半導体集積回路装置における誘電体分離基板の製造方法
JPS63226946A (ja) * 1987-03-16 1988-09-21 Nec Corp 半導体装置
JPS6445148A (en) * 1987-08-13 1989-02-17 Fuji Xerox Co Ltd Semiconductor device and manufacture thereof
JPH01185947A (ja) * 1988-01-21 1989-07-25 Sharp Corp 半導体装置製造方法
JPH01321658A (ja) * 1988-06-23 1989-12-27 Nec Corp 半導体集積回路
JPH02177347A (ja) * 1988-12-27 1990-07-10 Sharp Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529481A (ja) * 1991-07-25 1993-02-05 Nec Corp 半導体装置
JPH1174269A (ja) * 1997-08-27 1999-03-16 Sanyo Electric Co Ltd 半導体装置の製造方法
KR101158916B1 (ko) * 2003-10-24 2012-06-21 소니 주식회사 액체 토출 헤드, 액체 토출 장치 및 액체 토출 헤드의제조 방법
JP2016149576A (ja) * 2016-05-09 2016-08-18 東京エレクトロン株式会社 成膜方法、プログラム、コンピュータ記憶媒体及び成膜システム

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US5110763A (en) 1992-05-05
DE4102422A1 (de) 1991-08-08
JP2518435B2 (ja) 1996-07-24

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