JPH0580176B2 - - Google Patents
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- JPH0580176B2 JPH0580176B2 JP58174083A JP17408383A JPH0580176B2 JP H0580176 B2 JPH0580176 B2 JP H0580176B2 JP 58174083 A JP58174083 A JP 58174083A JP 17408383 A JP17408383 A JP 17408383A JP H0580176 B2 JPH0580176 B2 JP H0580176B2
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- significant bit
- successive approximation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はＡ／Ｄコンバータさらに詳しくは逐次
比較方式のＡ／Ｄコンバータに関するものであ
る。
比較方式のＡ／Ｄコンバータに関するものであ
る。
(b) 技術の背景
第１図に逐次比較方式ADコンバータのブロツ
ク図を示す。同図においてコンパレータ１はその
第１の入力にアナログ信号入力を入力し、その第
２の入力にはDAコンバータ２からのアナログ入
力を入力しそれらの両者を比較しその比較出力を
逐次比較制御回路３に供給する。逐次比較制御回
路３においてはコンパレータ１の出力に応じてデ
イジタル量を変化させてそのデイジタル信号D0
〜D7をDAコンバータ２に送りそれをアナログ信
号に変換してコンパレータ１の第２の入力に送り
第２回目の比較を行なう。かくして第１回目、第
２回目…と順次に比較を行ないコンパレータの第
１の入力と第２の入力とが等しくなつた時点にお
いてアナログ信号値に対応するデイジタル信号を
得るのである。
ク図を示す。同図においてコンパレータ１はその
第１の入力にアナログ信号入力を入力し、その第
２の入力にはDAコンバータ２からのアナログ入
力を入力しそれらの両者を比較しその比較出力を
逐次比較制御回路３に供給する。逐次比較制御回
路３においてはコンパレータ１の出力に応じてデ
イジタル量を変化させてそのデイジタル信号D0
〜D7をDAコンバータ２に送りそれをアナログ信
号に変換してコンパレータ１の第２の入力に送り
第２回目の比較を行なう。かくして第１回目、第
２回目…と順次に比較を行ないコンパレータの第
１の入力と第２の入力とが等しくなつた時点にお
いてアナログ信号値に対応するデイジタル信号を
得るのである。
第１図のごとき回路においてコンパレータ１は
第２図ａのごとく構成される。第２図ｂは第２図
ＡにおけるBALANCE信号とCPE信号のタイム
チヤートを示す。第２図ａにおいては
BALANCE信号がＨのときにアナログ入力電圧
がトランジスタQ1を介して入力され、次いで比
較モード（CPEの信号がＨ）となるとトランジ
スタQ2を介してＤ／Ａコンバータ２のＤ／Ａ出
力が入力される。この時、ノードＡにおいてはア
ナログ入力とDAコンバータの出力の電位差分ａ
だけの電圧が発生する。この電位差分ａはノード
Ｂにおいてはｂに増幅される。第２図ｃにこの状
態を示す。かくしてノードＣ，Ｄ，Ｅにはさらに
増幅された電圧が発生する。例えばアナログ入力
電圧を10mV、Ｄ／Ａコンバータ２の出力を
12mV、各インバータの増幅度を10とすればノー
ドＡ，Ｂ，Ｃ，Ｄにおいてはそれぞれ＋2mV，−
20mV，＋200mV，−2.0Vの変動となりノードＥに
おいてはＨレベルを出力し基準電位ref（Ｄ／Ａコ
ンバータ２の出力）の方がアナログ入力ANより
電圧が高いことを示すのである。
第２図ａのごとく構成される。第２図ｂは第２図
ＡにおけるBALANCE信号とCPE信号のタイム
チヤートを示す。第２図ａにおいては
BALANCE信号がＨのときにアナログ入力電圧
がトランジスタQ1を介して入力され、次いで比
較モード（CPEの信号がＨ）となるとトランジ
スタQ2を介してＤ／Ａコンバータ２のＤ／Ａ出
力が入力される。この時、ノードＡにおいてはア
ナログ入力とDAコンバータの出力の電位差分ａ
だけの電圧が発生する。この電位差分ａはノード
Ｂにおいてはｂに増幅される。第２図ｃにこの状
態を示す。かくしてノードＣ，Ｄ，Ｅにはさらに
増幅された電圧が発生する。例えばアナログ入力
電圧を10mV、Ｄ／Ａコンバータ２の出力を
12mV、各インバータの増幅度を10とすればノー
ドＡ，Ｂ，Ｃ，Ｄにおいてはそれぞれ＋2mV，−
20mV，＋200mV，−2.0Vの変動となりノードＥに
おいてはＨレベルを出力し基準電位ref（Ｄ／Ａコ
ンバータ２の出力）の方がアナログ入力ANより
電圧が高いことを示すのである。
(c) 従来技術と問題点
第２図ａのごとき逐次比較方式においては通常
Ｄ／Ａコンバータで発生しうる最大の基準電圧
REFの1/2の電圧から比較を行つていたがアナロ
グ入力電圧が広範囲に広がるとコンパレータが誤
動作してしまう。これをつぎに説明する。
Ｄ／Ａコンバータで発生しうる最大の基準電圧
REFの1/2の電圧から比較を行つていたがアナロ
グ入力電圧が広範囲に広がるとコンパレータが誤
動作してしまう。これをつぎに説明する。
バランス（BALANCEの信号がＨ）の時第２
図ａにおける点４の電圧は通常1.2V位である。
これにアナログ信号の最大信号例えば5Vが印加
されたとすると点５における電圧は5Vとなる。
したがつてコンデンサ７の両端には3.8Vの電位
差があらわれコンデンサ７には3.8C（Ｃはコンデ
ンサの容量とする）の電荷が蓄積される。
図ａにおける点４の電圧は通常1.2V位である。
これにアナログ信号の最大信号例えば5Vが印加
されたとすると点５における電圧は5Vとなる。
したがつてコンデンサ７の両端には3.8Vの電位
差があらわれコンデンサ７には3.8C（Ｃはコンデ
ンサの容量とする）の電荷が蓄積される。
いま最大基準電圧REFを5.6Vと仮定すると1/2
基準電圧（ref＝1/2REF）は2.8Vである。この
2.8VはDAコンバータの出力としてコンパレータ
１に印加されると点５における電圧は2.8Vとな
り点４における電圧は−1.0V位に降下してしま
う。そうするとMOSトランジスタQ3の拡散領域
と半導体基板との間に形成されたPN接合ダイオ
ードが順バイアスされることになるので接地電位
である半導体基板から点４に電流が流れ込んで点
４における電圧は約−0.6V（ダイオード順方向電
圧）となつてしまう。従つて、コンデンサ７の電
荷が ｛2.8−（−1.0）｝Ｃ＝3.8C から ｛2.8−（−0.6）｝Ｃ＝3.4C に変化して誤動作の原因となる。そこで3/4基準
電圧（ref＝3/4REF）から比較するようにすれば
点５における電圧は4.2V（基準電圧REFは5.6Vと
仮定）、点４における電圧は0.4V程度となるから
前述のごとき欠点は解消される。
基準電圧（ref＝1/2REF）は2.8Vである。この
2.8VはDAコンバータの出力としてコンパレータ
１に印加されると点５における電圧は2.8Vとな
り点４における電圧は−1.0V位に降下してしま
う。そうするとMOSトランジスタQ3の拡散領域
と半導体基板との間に形成されたPN接合ダイオ
ードが順バイアスされることになるので接地電位
である半導体基板から点４に電流が流れ込んで点
４における電圧は約−0.6V（ダイオード順方向電
圧）となつてしまう。従つて、コンデンサ７の電
荷が ｛2.8−（−1.0）｝Ｃ＝3.8C から ｛2.8−（−0.6）｝Ｃ＝3.4C に変化して誤動作の原因となる。そこで3/4基準
電圧（ref＝3/4REF）から比較するようにすれば
点５における電圧は4.2V（基準電圧REFは5.6Vと
仮定）、点４における電圧は0.4V程度となるから
前述のごとき欠点は解消される。
なおＡ／Ｄコンバータにおいてレジスタの最上
位から複数ビツトに“１”をセツトして下位ビツ
ト側から順次比較を行う技術は同一出願人の出願
にかゝる特開昭57−160219「逐次比較型Ａ／Ｄ変
換方式」に開示されている。すなわち、3/4基準
電圧を採用しても最初から最上位ビツトの比較を
するとその比較結果によつては第２図のａ点４の
電圧が負電位となつて誤動作の可能性がある。そ
こでまず下位のビツトの比較をして基準電圧と入
力アナログ電位との差を予め小さくしておいてか
ら最上位ビツトの比較をすることで誤動作の可能
性を防いだものである。
位から複数ビツトに“１”をセツトして下位ビツ
ト側から順次比較を行う技術は同一出願人の出願
にかゝる特開昭57−160219「逐次比較型Ａ／Ｄ変
換方式」に開示されている。すなわち、3/4基準
電圧を採用しても最初から最上位ビツトの比較を
するとその比較結果によつては第２図のａ点４の
電圧が負電位となつて誤動作の可能性がある。そ
こでまず下位のビツトの比較をして基準電圧と入
力アナログ電位との差を予め小さくしておいてか
ら最上位ビツトの比較をすることで誤動作の可能
性を防いだものである。
そのためには逐次比較制御回路３内の逐次比較
レジスタの初期値を8bit分解能の場合には（80）H
から（CO）Hに変えることにより可能である。し
かし比較結果に応じて次の値を設定するときに誤
つた比較ルーチンに入ることがある。この状態を
第３図に示す。すなわち（CO）H付近のアナログ
入力電圧が入力されて第１回目の比較で大、第２
回目の比較で小と判断されると最終的に（7F）H
のデイジタルが出力されてしまう。第３図におい
て領域８は誤動作モード領域を示す。
レジスタの初期値を8bit分解能の場合には（80）H
から（CO）Hに変えることにより可能である。し
かし比較結果に応じて次の値を設定するときに誤
つた比較ルーチンに入ることがある。この状態を
第３図に示す。すなわち（CO）H付近のアナログ
入力電圧が入力されて第１回目の比較で大、第２
回目の比較で小と判断されると最終的に（7F）H
のデイジタルが出力されてしまう。第３図におい
て領域８は誤動作モード領域を示す。
(d) 発明の目的
本発明は従来技術における上記欠点にかんがみ
Ａ／Ｄコンバータの3/4基準電圧逐次比較方式に
おいて逐次比較レジスタの誤動作モードを除去す
るＡ／Ｄコンバータを提供することを目的とす
る。
Ａ／Ｄコンバータの3/4基準電圧逐次比較方式に
おいて逐次比較レジスタの誤動作モードを除去す
るＡ／Ｄコンバータを提供することを目的とす
る。
(e) 発明の構成
この目的は本発明によれば基準電圧refを発生
するＤ／Ａコンバータと、MOS素子により構成
され、容量にサンプリングしたアナログ入力電圧
ANと該基準電圧との大小関係を判定するコンパ
レータと、該コンパレータの判定結果に応じてデ
ジタル値を該Ｄ／Ａコンバータへ入力するステツ
プを所定の回数繰返して各比較ステツプに対応す
るビツトの値を順次決定して変換結果を得る逐次
比較制御回路とを具備し、該逐次比較制御回路
は、前記デジタル値の各ビツトそれぞれ対応して
設けられ、イネーブル状態のときに前記コンパレ
ータの出力に応答して“１”／“０”がセツトさ
れる複数のレジスタと、前記容量の出力側電極に
接続されたMOS素子に加わる電圧が該MOS素子
のPN接合を順バイアスしないように、Ａ／Ｄ変
換開始時に最上位ビツト及びその１ビツト下位の
ビツトを各々“１”としたデジタル値を初期値と
して前記複数のレジスタにセツトする初期デジタ
ル値セツト手段と、前記複数のレジスタに接続さ
れ、前記Ａ／Ｄ変換開始時に最上位ビツトより１
ビツト下位のレジスタをイネーブルし、続いて該
最上位ビツトの対応するレジスタをイネーブルし
たのち、最下位ビツトへ向かつて１ビツトずつイ
ネーブルするイネーブル手段と、前記最上位ビツ
トに対応するレジスタと、その１ビツト下位のレ
ジスタとの間に接続され、該１ビツト下位のレジ
スタがイネーブルされ且つ“１”がセツトされた
ときには、前記最上位ビツトに対応するレジスタ
を強制的にデイスエーブルして前記コンパレータ
の出力にかかわらず前記初期デジタル値の最上位
ビツトである“１”を保持させ“０”がセツトさ
れたときには前記コンパレータの出力に対応する
デジタル値を保持させるデイスエーブル手段とを
具備することを特徴とするＡ／Ｄコンバータを提
供することによつて達成される。
するＤ／Ａコンバータと、MOS素子により構成
され、容量にサンプリングしたアナログ入力電圧
ANと該基準電圧との大小関係を判定するコンパ
レータと、該コンパレータの判定結果に応じてデ
ジタル値を該Ｄ／Ａコンバータへ入力するステツ
プを所定の回数繰返して各比較ステツプに対応す
るビツトの値を順次決定して変換結果を得る逐次
比較制御回路とを具備し、該逐次比較制御回路
は、前記デジタル値の各ビツトそれぞれ対応して
設けられ、イネーブル状態のときに前記コンパレ
ータの出力に応答して“１”／“０”がセツトさ
れる複数のレジスタと、前記容量の出力側電極に
接続されたMOS素子に加わる電圧が該MOS素子
のPN接合を順バイアスしないように、Ａ／Ｄ変
換開始時に最上位ビツト及びその１ビツト下位の
ビツトを各々“１”としたデジタル値を初期値と
して前記複数のレジスタにセツトする初期デジタ
ル値セツト手段と、前記複数のレジスタに接続さ
れ、前記Ａ／Ｄ変換開始時に最上位ビツトより１
ビツト下位のレジスタをイネーブルし、続いて該
最上位ビツトの対応するレジスタをイネーブルし
たのち、最下位ビツトへ向かつて１ビツトずつイ
ネーブルするイネーブル手段と、前記最上位ビツ
トに対応するレジスタと、その１ビツト下位のレ
ジスタとの間に接続され、該１ビツト下位のレジ
スタがイネーブルされ且つ“１”がセツトされた
ときには、前記最上位ビツトに対応するレジスタ
を強制的にデイスエーブルして前記コンパレータ
の出力にかかわらず前記初期デジタル値の最上位
ビツトである“１”を保持させ“０”がセツトさ
れたときには前記コンパレータの出力に対応する
デジタル値を保持させるデイスエーブル手段とを
具備することを特徴とするＡ／Ｄコンバータを提
供することによつて達成される。
(f) 発明の実施例
以下本発明の実施例を図面を参照しつゝ詳細に
説明する。
説明する。
本発明は前述のごとき逐次比較レジスタの誤動
作モードをなくするため第１回目の比較で“大”
と判断されたら第２回目の比較を行なわないよう
にしたことである。これを実際の回路図で示すと
第４図のごとくなる。第４図に於いて１１ａ〜１
１ｈはシフトレジスタであり、イネーブル信号
Φ7〜Φ0を順次１つずつイネーブル状態とするも
のである。１２ａ〜１２ｈは、逐次比較レジスタ
であり、それぞれフリツプフロツプで構成された
レジスタで、イネーブル信号Φ7〜Φ0が“１”と
なつているもののみイネーブルされ、コンパレー
タ１による大小判定出力（ref＞AN）に応じて
“１”／“０”がセツトされる。尚、イネーブル
信号Φ6′はＡ／Ｄ変換開始時（起動時）に逐次比
較レジスタ１２ｂをイネーブル状態とする為に使
用される。インバータ１３は、逐次比較レジスタ
１２ｂに“１”がセツトされているときに、イネ
ーブル信号Φ7がイネーブル状態となつても比較
レジスタ１２ａを強制的にデイスエーブルするデ
イスエーブル手段として作用する。又、インバー
タ１４は、初期デジタル値セツト手段として作用
するものであり、初期値を“１”とするとインバ
ータ１４の前段の比較レジスタ１２ａ，１２ｂに
は“１”、それ以外の比較レジスタ１２ｃ〜１２
ｈにはインバータ１４で反転された値“０”がセ
ツトされる。つまり、初期デジタル値は、
“11000000”となる。第５図は第４図に於けるシ
フトレジスタを動作させる為の二相クロツクΦA，
ΦB、シフトレジスタ１１ａ〜１１ｈの出力φ7，
φ6，φ5，φ4，…およびφ6′のタイミング関係を示
す。つぎに第４図の回路を第６図および第７図の
回路を参照しつゝ詳細に説明する。
作モードをなくするため第１回目の比較で“大”
と判断されたら第２回目の比較を行なわないよう
にしたことである。これを実際の回路図で示すと
第４図のごとくなる。第４図に於いて１１ａ〜１
１ｈはシフトレジスタであり、イネーブル信号
Φ7〜Φ0を順次１つずつイネーブル状態とするも
のである。１２ａ〜１２ｈは、逐次比較レジスタ
であり、それぞれフリツプフロツプで構成された
レジスタで、イネーブル信号Φ7〜Φ0が“１”と
なつているもののみイネーブルされ、コンパレー
タ１による大小判定出力（ref＞AN）に応じて
“１”／“０”がセツトされる。尚、イネーブル
信号Φ6′はＡ／Ｄ変換開始時（起動時）に逐次比
較レジスタ１２ｂをイネーブル状態とする為に使
用される。インバータ１３は、逐次比較レジスタ
１２ｂに“１”がセツトされているときに、イネ
ーブル信号Φ7がイネーブル状態となつても比較
レジスタ１２ａを強制的にデイスエーブルするデ
イスエーブル手段として作用する。又、インバー
タ１４は、初期デジタル値セツト手段として作用
するものであり、初期値を“１”とするとインバ
ータ１４の前段の比較レジスタ１２ａ，１２ｂに
は“１”、それ以外の比較レジスタ１２ｃ〜１２
ｈにはインバータ１４で反転された値“０”がセ
ツトされる。つまり、初期デジタル値は、
“11000000”となる。第５図は第４図に於けるシ
フトレジスタを動作させる為の二相クロツクΦA，
ΦB、シフトレジスタ１１ａ〜１１ｈの出力φ7，
φ6，φ5，φ4，…およびφ6′のタイミング関係を示
す。つぎに第４図の回路を第６図および第７図の
回路を参照しつゝ詳細に説明する。
第６図は第４図における逐次比較レジスタ１２
ａ，１２ｂおよびシフトレジスタ１１ａ，１１ｂ
の詳細回路を示す。第６図においてインバータ１
３の詳細回路を示す。同図においてインバータ１
３及びトランジスタ１５が本発明に於ける追加回
路で、逐次比較レジスタ１２ａのデイスエーブル
手段として作用する。このデイスエーブル手段に
より、Ａ／Ｄ変換のアルゴリズムを局部的に変更
するのである。即ち、逐次比較レジスタ１２ｂが
イネーブルされたときにD6が“１”（Ｈレベル）
にセツトされるとインバータ１３の入力は“１”
（Ｈレベル）になり、その出力は“０”（Ｌレベ
ル）となつてトランジスタ１５はオフとなる。よ
つて、トランジスタ１５のドレイン側に接続され
たトランジスタがref＞ANによつてオン／オフ
しても逐次比較レジスタの状態に影響を与えな
い。従つて、最上位ビツトの１ビツト下位の比較
ステツプで、アナログ入力が基準電圧より大と判
定されたときには、その判定の正誤りに関係な
く、続く比較ステツプに於いて逐次比較レジスタ
１２ａの出力D7は、大小判定結果の如何にかか
わらず初期状態の“１”（Ｈレベル）に固定され
る。第６図の回路において比較レジスタ１２ｂの
出力D6が高レベル（Ｈレベル）と判断されると
インバータ１３の出力は低レベルとなりトランジ
スタ１５はオフされる。したがつて比較レジスタ
１２ａの出力D7はその入力レベル如何にかゝわ
らず高レベルに固定される。
ａ，１２ｂおよびシフトレジスタ１１ａ，１１ｂ
の詳細回路を示す。第６図においてインバータ１
３の詳細回路を示す。同図においてインバータ１
３及びトランジスタ１５が本発明に於ける追加回
路で、逐次比較レジスタ１２ａのデイスエーブル
手段として作用する。このデイスエーブル手段に
より、Ａ／Ｄ変換のアルゴリズムを局部的に変更
するのである。即ち、逐次比較レジスタ１２ｂが
イネーブルされたときにD6が“１”（Ｈレベル）
にセツトされるとインバータ１３の入力は“１”
（Ｈレベル）になり、その出力は“０”（Ｌレベ
ル）となつてトランジスタ１５はオフとなる。よ
つて、トランジスタ１５のドレイン側に接続され
たトランジスタがref＞ANによつてオン／オフ
しても逐次比較レジスタの状態に影響を与えな
い。従つて、最上位ビツトの１ビツト下位の比較
ステツプで、アナログ入力が基準電圧より大と判
定されたときには、その判定の正誤りに関係な
く、続く比較ステツプに於いて逐次比較レジスタ
１２ａの出力D7は、大小判定結果の如何にかか
わらず初期状態の“１”（Ｈレベル）に固定され
る。第６図の回路において比較レジスタ１２ｂの
出力D6が高レベル（Ｈレベル）と判断されると
インバータ１３の出力は低レベルとなりトランジ
スタ１５はオフされる。したがつて比較レジスタ
１２ａの出力D7はその入力レベル如何にかゝわ
らず高レベルに固定される。
第７図は第４図におけるレジスタ１２ｃ〜１２
ｈの回路図を示し、同図はレジスタがイネーブル
（ENABLE）になつていない状態を示し、各部に
おける符号Ｈ，Ｌはそれぞれ高レベルおよび低レ
ベル状態を示す。第８図Ａはレジスタがイネーブ
ル状態になつている場合ref＞ANが“Ｈ”にお
ける各部のレベル状態を示し、そのビツト出力レ
ベルD5〜D0は“Ｌ”となる。また第８図Ｂはref
＞ANが“Ｌ”の場合における各部のレベル状態
を示し、そのビツト出力レベルD5〜D0は“Ｈ”
となる。
ｈの回路図を示し、同図はレジスタがイネーブル
（ENABLE）になつていない状態を示し、各部に
おける符号Ｈ，Ｌはそれぞれ高レベルおよび低レ
ベル状態を示す。第８図Ａはレジスタがイネーブ
ル状態になつている場合ref＞ANが“Ｈ”にお
ける各部のレベル状態を示し、そのビツト出力レ
ベルD5〜D0は“Ｌ”となる。また第８図Ｂはref
＞ANが“Ｌ”の場合における各部のレベル状態
を示し、そのビツト出力レベルD5〜D0は“Ｈ”
となる。
(g) 発明の効果
以上詳細に説明したように本発明によれば3/4
基準電圧逐次比較方式のＡ／Ｄコンバータにおけ
る逐次比較レジスタの誤動作モードを解消できる
点において本発明にかゝる効果は頗る大である。
基準電圧逐次比較方式のＡ／Ｄコンバータにおけ
る逐次比較レジスタの誤動作モードを解消できる
点において本発明にかゝる効果は頗る大である。
第１図は逐次比較方式ADコンバータのブロツ
ク図、第２図は第１図におけるコンパレータの詳
細回路図、第３図は第１図および第２図の回路の
逐次比較レジスタの動作を示す図、第４図は本発
明にかゝる１実施例のブロツク図、第５図は第４
図の動作を示すためのタイムチヤート、第６図は
第４図における逐次比較レジスタ１２ａ，１２ｂ
の詳細回路図、第７図は第４図における逐次比較
レジスタ１２ｃ〜１２ｈの詳細回路図、第８図は
第７図の回路の動作状態における各部のレベルを
示す図である。 図において１がコンパレータ、２がＤ／Ａコン
バータ、３が逐次比較制御回路、１１ａ〜１１ｈ
がシフトレジスタ、１２ａ〜１２ｈが逐次比較レ
ジスタ、１３がインバータ、１５が比較レジスタ
の出力レベルD7固定用トランジスタをそれぞれ
示す。
ク図、第２図は第１図におけるコンパレータの詳
細回路図、第３図は第１図および第２図の回路の
逐次比較レジスタの動作を示す図、第４図は本発
明にかゝる１実施例のブロツク図、第５図は第４
図の動作を示すためのタイムチヤート、第６図は
第４図における逐次比較レジスタ１２ａ，１２ｂ
の詳細回路図、第７図は第４図における逐次比較
レジスタ１２ｃ〜１２ｈの詳細回路図、第８図は
第７図の回路の動作状態における各部のレベルを
示す図である。 図において１がコンパレータ、２がＤ／Ａコン
バータ、３が逐次比較制御回路、１１ａ〜１１ｈ
がシフトレジスタ、１２ａ〜１２ｈが逐次比較レ
ジスタ、１３がインバータ、１５が比較レジスタ
の出力レベルD7固定用トランジスタをそれぞれ
示す。
Claims (1)
- 【特許請求の範囲】 １ 基準電圧refを発生するＤ／Ａコンバータ２
と、 MOS素子により構成され、容量にサンプリン
グしたアナログ入力電圧ANと、該基準電圧ref
との大小関係を判定するコンパレータ１と、 該コンパレータ１の判定結果に応じてデジタル
値D0〜D7を該Ｄ／Ａコンバータ２へ入力するス
テツプを所定の回数繰返して各比較ステツプに対
応するビツトの値を順次決定して変換結果を得る
逐次比較制御回路３とを具備し、 該逐次比較制御回路３は、 前記デジタル値の各ビツトそれぞれ対応して設
けられ、イネーブル状態のときに前記コンパレー
タ１の出力に応答して“１”／“０”がセツトさ
れる複数のレジスタ１２ａ〜１２ｈと、 前記容量の出力側電極に接続されたMOS素子
に加わる電圧が該MOS素子のPN接合を順バイア
スしないように、Ａ／Ｄ変換開始時に最上位ビツ
ト及びその１ビツト下位のビツトを各々“１”と
したデジタル値を初期値として前記複数のレジス
タにセツトする初期デジタル値セツト手段１４
と、 前記複数のレジスタ１２ａ〜１２ｈに接続さ
れ、前記Ａ／Ｄ変換開始時に最上位ビツトD7よ
り１ビツト下位のレジスタ１２ｂをイネーブル
し、続いて該最上位ビツトの対応するレジスタを
イネーブルしたのち、最下位ビツトへ向かつて１
ビツトずつイネーブルするイネーブル手段１１ａ
〜１１ｈと、 前記最上位ビツトD7に対応するレジスタ１２
ａと、その１ビツト下位のレジスタ１２ｂとの間
に接続され、該１ビツト下位のレジスタ１２ｂが
イネーブルされ且つ“１”がセツトされたときに
は、前記最上位ビツトD7に対応するレジスタ１
２ａを強制的にデイスエーブルして前記コンパレ
ータ１の出力にかかわらず前記初期デジタル値の
最上位ビツトである“１”を保持させ“０”がセ
ツトされたときには前記コンパレータ１の出力に
対応するデジタル値を保持させるデイスエーブル
手段１３とを具備することを特徴とするＡ／Ｄコ
ンバータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174083A JPS6066526A (ja) | 1983-09-22 | 1983-09-22 | Ａ／ｄコンバ−タ |
| EP84305593A EP0140507B1 (en) | 1983-09-22 | 1984-08-17 | A/d converter |
| DE8484305593T DE3485654D1 (de) | 1983-09-22 | 1984-08-17 | Analog-digital-wandler. |
| KR1019840005100A KR890004650B1 (ko) | 1983-09-22 | 1984-08-23 | A/d변환기 |
| US06/915,879 US4771266A (en) | 1983-09-22 | 1986-10-08 | A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174083A JPS6066526A (ja) | 1983-09-22 | 1983-09-22 | Ａ／ｄコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066526A JPS6066526A (ja) | 1985-04-16 |
| JPH0580176B2 true JPH0580176B2 (ja) | 1993-11-08 |
Family
ID=15972349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174083A Granted JPS6066526A (ja) | 1983-09-22 | 1983-09-22 | Ａ／ｄコンバ−タ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4771266A (ja) |
| EP (1) | EP0140507B1 (ja) |
| JP (1) | JPS6066526A (ja) |
| KR (1) | KR890004650B1 (ja) |
| DE (1) | DE3485654D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101670185B1 (ko) * | 2015-08-25 | 2016-10-27 | 주식회사다스 | 자동차 시트의 워크인 메모리 장치 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2560478B2 (ja) * | 1989-06-30 | 1996-12-04 | 日本電気株式会社 | アナログ・ディジタル変換器 |
| US4978958A (en) * | 1989-07-20 | 1990-12-18 | Ford Motor Company | A/D converter |
| US5151700A (en) * | 1989-08-04 | 1992-09-29 | Matsushita Electric Industrial Co., Ltd. | Serial-parallel type a/d converter |
| US5138318A (en) * | 1989-10-16 | 1992-08-11 | Matsushita Electric Industrial Co., Ltd. | Differential voltage buffer amplifier circuit and serial-parallel A-D converter |
| US5014057A (en) * | 1989-11-13 | 1991-05-07 | Rockwell International Corporation | Clockless A/D converter |
| US5561427A (en) * | 1994-12-30 | 1996-10-01 | Psc Inc. | Analog to digital converter with continuous conversion cycles and large input signal range |
| US5543795A (en) * | 1995-06-02 | 1996-08-06 | Intermedics, Inc. | Hybrid analog-to-digital convertor for low power applications, such as use in an implantable medical device |
| US5691722A (en) * | 1996-05-21 | 1997-11-25 | Wang; Wenwei | Direct-digitizing, self stabilizing analog to digital converter |
| RU2201032C2 (ru) * | 2000-08-04 | 2003-03-20 | Институт геофизики Уральского отделения РАН | Устройство преобразования аналоговых сигналов |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3503066A (en) * | 1965-10-23 | 1970-03-24 | Bailey Meter Co | High-speed scanning system |
| JPS55145430A (en) * | 1979-04-28 | 1980-11-13 | Yokogawa Hokushin Electric Corp | A/d converter |
| JPS57160219A (en) * | 1981-03-27 | 1982-10-02 | Fujitsu Ltd | Sequential comparison type a/d conversion system |
| JPS5853222A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | アナログ−デジタル変換器 |
-
1983
- 1983-09-22 JP JP58174083A patent/JPS6066526A/ja active Granted
-
1984
- 1984-08-17 EP EP84305593A patent/EP0140507B1/en not_active Expired - Lifetime
- 1984-08-17 DE DE8484305593T patent/DE3485654D1/de not_active Expired - Lifetime
- 1984-08-23 KR KR1019840005100A patent/KR890004650B1/ko not_active Expired
-
1986
- 1986-10-08 US US06/915,879 patent/US4771266A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101670185B1 (ko) * | 2015-08-25 | 2016-10-27 | 주식회사다스 | 자동차 시트의 워크인 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6066526A (ja) | 1985-04-16 |
| EP0140507B1 (en) | 1992-04-15 |
| EP0140507A2 (en) | 1985-05-08 |
| KR890004650B1 (ko) | 1989-11-21 |
| EP0140507A3 (en) | 1988-05-11 |
| US4771266A (en) | 1988-09-13 |
| DE3485654D1 (de) | 1992-05-21 |
| KR850002717A (ko) | 1985-05-15 |
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