JPH0656879B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0656879B2 JPH0656879B2 JP59243305A JP24330584A JPH0656879B2 JP H0656879 B2 JPH0656879 B2 JP H0656879B2 JP 59243305 A JP59243305 A JP 59243305A JP 24330584 A JP24330584 A JP 24330584A JP H0656879 B2 JPH0656879 B2 JP H0656879B2
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- transistor
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に半導体メモリや半
導体ロジックなどに用いられる半導体集積回路に関す
る。
導体ロジックなどに用いられる半導体集積回路に関す
る。
従来よりこの種半導体集積回路においては、電源投入時
（特に電源が寸断されて再び投入されたような時）にお
いて、回路各部の節点（所謂ノード）に不要なチャージ
が入ってしまったり残っていることがある。
（特に電源が寸断されて再び投入されたような時）にお
いて、回路各部の節点（所謂ノード）に不要なチャージ
が入ってしまったり残っていることがある。
このような場合にはそのチャージが回路のイニシャライ
ズに対して障害となり、以後の回路動作が正常に行われ
ないことがあるという問題点があった。
ズに対して障害となり、以後の回路動作が正常に行われ
ないことがあるという問題点があった。
本発明は上記問題点にかんがみなされたもので、該回路
節点に存在する不要なチャージを電源投入時のみ抜くと
いう着想にもとづいて、電源投入時において該回路節点
の電位を一旦基準電位に設定し、回路の正常なイニシャ
ライズを確実に行わせるようにしたものである。
節点に存在する不要なチャージを電源投入時のみ抜くと
いう着想にもとづいて、電源投入時において該回路節点
の電位を一旦基準電位に設定し、回路の正常なイニシャ
ライズを確実に行わせるようにしたものである。
本発明によれば、電源が投入されたことを検知する信号
を発生する手段と、該検知信号にもとづいて電源投入
時、所定の回路接点に存在する不要なチャージを抜いて
該回路節点の電位を一旦基準電位に設定する手段とを具
備する、半導体集積回路が提供される。
を発生する手段と、該検知信号にもとづいて電源投入
時、所定の回路接点に存在する不要なチャージを抜いて
該回路節点の電位を一旦基準電位に設定する手段とを具
備する、半導体集積回路が提供される。
上記本発明の構成によれば、電源が投入されたことを検
知する信号にもとづいて、電源投入時に所定の回路節点
に存在する不要なチャージを抜くことができ、それによ
って該回路節点の電位が一旦基準電位に設定され、電源
投入時における回路の正常なイニシャライズが確実に行
われる。
知する信号にもとづいて、電源投入時に所定の回路節点
に存在する不要なチャージを抜くことができ、それによ
って該回路節点の電位が一旦基準電位に設定され、電源
投入時における回路の正常なイニシャライズが確実に行
われる。
第１図は、本発明にかかる半導体集積回路の１実施例と
して、電源投入時に所定の回路節点（ノード）Ｎφの不
要なチャージを抜いて該回路節点Ｎφの電位を一旦基準
電位に設定する回路の１例を示している。
して、電源投入時に所定の回路節点（ノード）Ｎφの不
要なチャージを抜いて該回路節点Ｎφの電位を一旦基準
電位に設定する回路の１例を示している。
該図に示されるように、電源ＶCC（通常５Ｖ）側とＶSS
（通常アース電位）側との間には、コンデンサ３（通常
はＭＯＳトランジスタのゲートとソース・ドレイン間で
形成される）と、そのゲートがＶCC側に接続されたＭＯ
Ｓトランジスタ２とが直列に接続されており、また上記
回路節点Ｎφと該ＶSSとの間には、該コンデンサ３と該
ＭＯＳトランジスタ２との接続点Ｎ１にそのゲートが接
続されたＭＯＳトランジスタ１が接続される。
（通常アース電位）側との間には、コンデンサ３（通常
はＭＯＳトランジスタのゲートとソース・ドレイン間で
形成される）と、そのゲートがＶCC側に接続されたＭＯ
Ｓトランジスタ２とが直列に接続されており、また上記
回路節点Ｎφと該ＶSSとの間には、該コンデンサ３と該
ＭＯＳトランジスタ２との接続点Ｎ１にそのゲートが接
続されたＭＯＳトランジスタ１が接続される。
この回路において電源が投入されると、コンデッサ３に
よりＶCC側に容量結合されたＮ１点の電位は、第３図に
示すように該電源電圧ＶCCの立ち上りに伴って一旦上昇
し、それによってトランジスタ１のゲート電位がハイレ
ベルとなって該トランジスタ１が導通し、節点Ｎφのチ
ャージを抜く。このため節点Ｎφの電位は第３図に示す
ように次第に低下してＯｖに達し、回路のイニシャライ
ズが行われる。
よりＶCC側に容量結合されたＮ１点の電位は、第３図に
示すように該電源電圧ＶCCの立ち上りに伴って一旦上昇
し、それによってトランジスタ１のゲート電位がハイレ
ベルとなって該トランジスタ１が導通し、節点Ｎφのチ
ャージを抜く。このため節点Ｎφの電位は第３図に示す
ように次第に低下してＯｖに達し、回路のイニシャライ
ズが行われる。
一方トランジスタ２のゲート電位も次第にハイレベルと
なってトランジスタ２も導通する。この場合トランジス
タ２として、適当な値の電流が流れるものを選ぶことに
よって、該Ｎ１点と該ＶSS間には所定の値の抵抗がつな
がれているのと等価になり、該Ｎ１点は該抵抗を通して
該ＶSS側すなわち負側に充電されることになり、該Ｎ１
点の電位は往々にＯｖまで降下する。このようにして該
Ｎ１点の電位を、回路の通常動作が始まるまでに、該ト
ランジスタ１のスレッシュホールド電圧以下となるよう
にしておけば、通常動作時における該節点N φに対する
悪影響はなくなる。
なってトランジスタ２も導通する。この場合トランジス
タ２として、適当な値の電流が流れるものを選ぶことに
よって、該Ｎ１点と該ＶSS間には所定の値の抵抗がつな
がれているのと等価になり、該Ｎ１点は該抵抗を通して
該ＶSS側すなわち負側に充電されることになり、該Ｎ１
点の電位は往々にＯｖまで降下する。このようにして該
Ｎ１点の電位を、回路の通常動作が始まるまでに、該ト
ランジスタ１のスレッシュホールド電圧以下となるよう
にしておけば、通常動作時における該節点N φに対する
悪影響はなくなる。
第２図は、本発明にかかる半導体集積回路の別の実施例
を示すもので、第１図に示されるようにトランジスタ２
のゲートをＶCC側に直接接続する代りに、該トランジス
タ２のゲートと該ＶCC間に更にそのゲートが該ＶCC側に
接続されたトランジスタ４が付加されており、これによ
って電源投入後の通常動作時において電源電圧ＶCCが変
動して定常値（５Ｖ）より更に上昇したような場合に
は、上述した電源投入時におけるような節点Ｎφにおけ
るチャージを抜く動作が行われないようにされる。
を示すもので、第１図に示されるようにトランジスタ２
のゲートをＶCC側に直接接続する代りに、該トランジス
タ２のゲートと該ＶCC間に更にそのゲートが該ＶCC側に
接続されたトランジスタ４が付加されており、これによ
って電源投入後の通常動作時において電源電圧ＶCCが変
動して定常値（５Ｖ）より更に上昇したような場合に
は、上述した電源投入時におけるような節点Ｎφにおけ
るチャージを抜く動作が行われないようにされる。
すなわち第２図に示される回路において先ず電源が投入
された場合には、コンデンサ３によりＶCC側に容量結合
されたＮ１点の電位は、第４図に示すように該電源電圧
ＶCCの立ち上りに伴って一旦上昇し、それによってトラ
ンジスタ１のゲート電位がハイレベルとなって該トラン
ジスタ１が導通し、節点Ｎφのチャージを抜く。このた
め節点Ｎφの電位は第４図に示すように次第に低下して
Ｏｖに達し、回路がイニシャライズされることは第１図
に示される回路と同様である。
された場合には、コンデンサ３によりＶCC側に容量結合
されたＮ１点の電位は、第４図に示すように該電源電圧
ＶCCの立ち上りに伴って一旦上昇し、それによってトラ
ンジスタ１のゲート電位がハイレベルとなって該トラン
ジスタ１が導通し、節点Ｎφのチャージを抜く。このた
め節点Ｎφの電位は第４図に示すように次第に低下して
Ｏｖに達し、回路がイニシャライズされることは第１図
に示される回路と同様である。
ただし第２図に示されるものにおいては、トランジスタ
２のゲートとトランジスタ４との接続点Ｎ２の電位がほ
ぼ（ＶCC−ＶTH）〔ただしＶTHは上記各トランジスタ２
および４のスレッシュホールド電圧〕となるため、該電
源電圧ＶCCがほぼ2VTH以上になると該トランジスタ２が
導通し、該Ｎ１点の電位は該トランジスタ２を流れる電
流によって放電されてＯｖまで降下し（この場合比較的
急速に降下するようにトランジスタ２の特性を選ぶ）ト
ランジスタ１はオフとなる。
２のゲートとトランジスタ４との接続点Ｎ２の電位がほ
ぼ（ＶCC−ＶTH）〔ただしＶTHは上記各トランジスタ２
および４のスレッシュホールド電圧〕となるため、該電
源電圧ＶCCがほぼ2VTH以上になると該トランジスタ２が
導通し、該Ｎ１点の電位は該トランジスタ２を流れる電
流によって放電されてＯｖまで降下し（この場合比較的
急速に降下するようにトランジスタ２の特性を選ぶ）ト
ランジスタ１はオフとなる。
したがって電源電圧ＶCCが２ＶTH以上に上昇した場合に
は該Ｎ１点の電位はそれ以上上昇することがなく、した
がって通常動作時において、第４図に示すように、該電
源電圧が変動して定常値（５Ｖ）以上に上昇したような
場合には、該Ｎ１点の電位が上昇してトランジスタ１が
導通することはないので、節点Ｎφに対して悪影響を及
ぼすことはない。
は該Ｎ１点の電位はそれ以上上昇することがなく、した
がって通常動作時において、第４図に示すように、該電
源電圧が変動して定常値（５Ｖ）以上に上昇したような
場合には、該Ｎ１点の電位が上昇してトランジスタ１が
導通することはないので、節点Ｎφに対して悪影響を及
ぼすことはない。
次に上述した本発明回路が実際に適用される応用例につ
いて第５図乃至第１２図を用いて説明する。
いて第５図乃至第１２図を用いて説明する。
ところで第５図に示される回路は、外部入力信号の短い
パルスに対して、ある目的で幅の決まった信号ＴＯを出
力するための回路（通常バッファ回路という）である。
このような回路は、半導体メモリ集積回路や半導体ロジ
ック集積回路において、外部入力信号の入力の仕方を簡
略化し、短いパルスを入力しても、ある回路動作、例え
ばメモリの読み出し動作が完了するまでの時間を集積回
路自体で決めるようにするのに有用である。
パルスに対して、ある目的で幅の決まった信号ＴＯを出
力するための回路（通常バッファ回路という）である。
このような回路は、半導体メモリ集積回路や半導体ロジ
ック集積回路において、外部入力信号の入力の仕方を簡
略化し、短いパルスを入力しても、ある回路動作、例え
ばメモリの読み出し動作が完了するまでの時間を集積回
路自体で決めるようにするのに有用である。
第６図はこの回路における各部の動作波形を示すもの
で、いま電源が投入された状態で、第５図(a)に示され
るトランジスタＱ２のゲートに印加される外部入力信号
がハイレベルからロウレベルに変化したとすると、Ａ１
点の電位は第６図に示されるように該外部入力信号をほ
ぼ反転した波形となり、一方Ａ２点の電位は該Ａ１点の
電位の上昇とともに降下する。そして該Ａ２点の電位が
降下した時点で第５図（ｂ）に示されるダイナミック型
バッファ１３の出力信号ＴＯがハイレベルの状態でトラ
ンジスタＱ５のゲートに印加されるため、その後該A1点
の電位が降下しても該Ａ２点の電位はロウレベルに維持
される。そしてＡ３点の電位は該Ａ２点の電位をほぼ反
転したものとなる。
で、いま電源が投入された状態で、第５図(a)に示され
るトランジスタＱ２のゲートに印加される外部入力信号
がハイレベルからロウレベルに変化したとすると、Ａ１
点の電位は第６図に示されるように該外部入力信号をほ
ぼ反転した波形となり、一方Ａ２点の電位は該Ａ１点の
電位の上昇とともに降下する。そして該Ａ２点の電位が
降下した時点で第５図（ｂ）に示されるダイナミック型
バッファ１３の出力信号ＴＯがハイレベルの状態でトラ
ンジスタＱ５のゲートに印加されるため、その後該A1点
の電位が降下しても該Ａ２点の電位はロウレベルに維持
される。そしてＡ３点の電位は該Ａ２点の電位をほぼ反
転したものとなる。
次いで該Ａ３点の電位は第５図（６）に示されるダイナ
ミック型バッファ１１に入力される。該ダイナミック型
バッファ１１乃至１２は、後述するように遅延回路とし
て機能するもので、これにより該ダイナミック型バッフ
ァ１１の入力Ａ３に対し所定時間遅延して出力Ａ４を生
じ、同様にして順次遅延してダイナミック型バッファ１
２の出力側から出力Ｒを生じ、該出力Ｒがダイナミック
型バッファ１３に第１のリセット信号として印加され
る。
ミック型バッファ１１に入力される。該ダイナミック型
バッファ１１乃至１２は、後述するように遅延回路とし
て機能するもので、これにより該ダイナミック型バッフ
ァ１１の入力Ａ３に対し所定時間遅延して出力Ａ４を生
じ、同様にして順次遅延してダイナミック型バッファ１
２の出力側から出力Ｒを生じ、該出力Ｒがダイナミック
型バッファ１３に第１のリセット信号として印加され
る。
該ダイナミック型バッファ１３には上記第５図(a)のＡ
１点の電位（外部入力信号を反転した）が入力され、該
Ａ１点の電位がハイレベルとなった後所定時間遅延して
ハイレベルの出力ＴＯを生じ、第６図に示すように、該
第１のリセット信号Ｒが印加されるまでそのハイレベル
が持続される。なお該出力ＴＯがロウレベルとなること
によって第５図(a)のＡ２点の電位がハイレベルにな
り、該電位Ａ２がダイナミック型バッファ１１乃至１２
のリセット信号およびダイナミック型バッファ１３の第
２のリセット信号として印加され、各ダイナミック型バ
ッファがイニシャライズされる。
１点の電位（外部入力信号を反転した）が入力され、該
Ａ１点の電位がハイレベルとなった後所定時間遅延して
ハイレベルの出力ＴＯを生じ、第６図に示すように、該
第１のリセット信号Ｒが印加されるまでそのハイレベル
が持続される。なお該出力ＴＯがロウレベルとなること
によって第５図(a)のＡ２点の電位がハイレベルにな
り、該電位Ａ２がダイナミック型バッファ１１乃至１２
のリセット信号およびダイナミック型バッファ１３の第
２のリセット信号として印加され、各ダイナミック型バ
ッファがイニシャライズされる。
ここで上記ダイナミック型バッファ１１乃至12は、それ
ぞれ例えば第９図に示されるように構成されるものであ
り、その各部の動作波形は第１０図に示される。該第１
０図から明らかなようにハイレベルの入力信号φｉ（例
えばダイナミック型バッファ１１の入力Ａ３に相当）を
入力させることによって所定時間経過後の出力信号φＯ
を生ずるため、これを遅延回路としても用いることがで
きる。なお該出力信号φＯ（例えばダイナミック型バッ
ファ１１の出力Ａ４に相当）は、ハイレベルのリセット
信号φＲ（例えばダイナミック型バッファ１１のリセッ
ト信号Ａ２に相当）が印加されるまでハイレベルが維持
される。
ぞれ例えば第９図に示されるように構成されるものであ
り、その各部の動作波形は第１０図に示される。該第１
０図から明らかなようにハイレベルの入力信号φｉ（例
えばダイナミック型バッファ１１の入力Ａ３に相当）を
入力させることによって所定時間経過後の出力信号φＯ
を生ずるため、これを遅延回路としても用いることがで
きる。なお該出力信号φＯ（例えばダイナミック型バッ
ファ１１の出力Ａ４に相当）は、ハイレベルのリセット
信号φＲ（例えばダイナミック型バッファ１１のリセッ
ト信号Ａ２に相当）が印加されるまでハイレベルが維持
される。
このダイナミック型バッファはハイレベルの入力信号φ
ｉが印加されるに先出って必ずリセット信号φＲをハイ
レベルにすることが必要で、この信号によって第９図に
おけるＢ１点，Ｂ４点，Ｂ５点の電位はロウレベルに、
一方Ｂ２点，Ｂ３点の電位がハイレベルにリセットされ
ねばならず、この状態にリセットされた後リセット信号
φＲをロウレベルにし、入力信号φｉをハイレベルにす
ると第９図各点の電位が順次第１０図のように変化して
所定時間後に出力φＯがえられるものである。
ｉが印加されるに先出って必ずリセット信号φＲをハイ
レベルにすることが必要で、この信号によって第９図に
おけるＢ１点，Ｂ４点，Ｂ５点の電位はロウレベルに、
一方Ｂ２点，Ｂ３点の電位がハイレベルにリセットされ
ねばならず、この状態にリセットされた後リセット信号
φＲをロウレベルにし、入力信号φｉをハイレベルにす
ると第９図各点の電位が順次第１０図のように変化して
所定時間後に出力φＯがえられるものである。
更にダイナミック型バッファ１３は一般的には第１１図
のように構成されるものであり、ハイレベルの入力信号
Ａ１を入力させることによって所定時間経過後一定巾の
出力信号ＴＯを生ずる。そしてハイレベルのリセット信
号Ｒが印加されることによって該出力ＴＯがロウレベル
となりリセット状態とされるが、電源投入時にはリセッ
ト信号Ａ２によってリセットされるものである。
のように構成されるものであり、ハイレベルの入力信号
Ａ１を入力させることによって所定時間経過後一定巾の
出力信号ＴＯを生ずる。そしてハイレベルのリセット信
号Ｒが印加されることによって該出力ＴＯがロウレベル
となりリセット状態とされるが、電源投入時にはリセッ
ト信号Ａ２によってリセットされるものである。
以上のようにして電源投入時には、第５図においてダイ
ナミック型バッファ１３の出力ＴＯはロウレベルになっ
ているのが通例であるから、そのような場合には第６図
に示すように、第５図のA2点の電位に相当するリセット
信号Ａ２がハイレベルとなって各ダイナミック型バッフ
ァ１１乃至12および１３のリセットが行われる。そして
該リセット信号Ａ２をロウレベルにした後、外部入力信
号をロウレベル（すなわち信号Ａ１をハイレベル）のす
れば、以後第５図に示される一連の回路は第６図に示さ
れるように正常動作し、ダイナミック型バッファ１１乃
至１２で決められた一定巾の出力信号ＴＯを出力する。
このように電球投入時第５図の回路が正常動作を行なう
には一旦リセット信号Ａ２により各バッファをリセット
することが必要である。
ナミック型バッファ１３の出力ＴＯはロウレベルになっ
ているのが通例であるから、そのような場合には第６図
に示すように、第５図のA2点の電位に相当するリセット
信号Ａ２がハイレベルとなって各ダイナミック型バッフ
ァ１１乃至12および１３のリセットが行われる。そして
該リセット信号Ａ２をロウレベルにした後、外部入力信
号をロウレベル（すなわち信号Ａ１をハイレベル）のす
れば、以後第５図に示される一連の回路は第６図に示さ
れるように正常動作し、ダイナミック型バッファ１１乃
至１２で決められた一定巾の出力信号ＴＯを出力する。
このように電球投入時第５図の回路が正常動作を行なう
には一旦リセット信号Ａ２により各バッファをリセット
することが必要である。
このようにして長い間電源が切れていれば、再び電源を
投入したときには、上記出力信号ＴＯがロウレベルであ
ることによって第５図の回路は上述した正常動作をする
が、該出力信号ＴＯがハイレベルの状態で電源が寸断さ
れたようなときには該出力信号ＴＯがハイレベルで残っ
ていることがある。このようなときには第７図に示すよ
うにリセット信号Ａ２がハイレベルとなることがなく、
したがってその後、外部入力信号が現われても（ロウレ
ベルとなっても）第５図の回路は正常動作せず外部入力
信号を複数回入れても状況は変わらないという不都合を
生ずる。
投入したときには、上記出力信号ＴＯがロウレベルであ
ることによって第５図の回路は上述した正常動作をする
が、該出力信号ＴＯがハイレベルの状態で電源が寸断さ
れたようなときには該出力信号ＴＯがハイレベルで残っ
ていることがある。このようなときには第７図に示すよ
うにリセット信号Ａ２がハイレベルとなることがなく、
したがってその後、外部入力信号が現われても（ロウレ
ベルとなっても）第５図の回路は正常動作せず外部入力
信号を複数回入れても状況は変わらないという不都合を
生ずる。
これに対し、第１２図は、第１１図に示されるような従
来構成のダイナミック型バッファ１３に本発明の回路を
適用して電源投入時その出力信号ＴＯが必ずロウレベル
になるようにしたものである。
来構成のダイナミック型バッファ１３に本発明の回路を
適用して電源投入時その出力信号ＴＯが必ずロウレベル
になるようにしたものである。
すなわち第１２図に示されるものにおいては第１１図に
示される従来例に対し、その出力側ＴＯと、該出力側を
チャージアップしようとするＱ46のゲート（Ｃ４点）に
それぞれトランジスタＱ48およびＱ49（第１図又は第２
図に示される本発明回路のトランジスタ１に相当）が接
続されており（なお各トランジスタ48，49のゲート側Ｎ
１は第１図又は第２図のＮ１点に相当）、これにより前
述したようにして電源投入時出力側ＴＯがハイレベルと
なっていても必ず該出力側ＴＯを一旦ロウレベルにする
ため（この場合の回路動作が第８図に示される）、上述
した不都合が回避される。
示される従来例に対し、その出力側ＴＯと、該出力側を
チャージアップしようとするＱ46のゲート（Ｃ４点）に
それぞれトランジスタＱ48およびＱ49（第１図又は第２
図に示される本発明回路のトランジスタ１に相当）が接
続されており（なお各トランジスタ48，49のゲート側Ｎ
１は第１図又は第２図のＮ１点に相当）、これにより前
述したようにして電源投入時出力側ＴＯがハイレベルと
なっていても必ず該出力側ＴＯを一旦ロウレベルにする
ため（この場合の回路動作が第８図に示される）、上述
した不都合が回避される。
本発明によれば、電源投入時において半導体集積回路の
所定の回路節点に存在する不要なチャージを抜くことが
できるので、該回路節点の電位を一旦基準電位に設定す
ることができ、電源投入時における該回路の正常なイニ
シャライズを確実に行うことができる。
所定の回路節点に存在する不要なチャージを抜くことが
できるので、該回路節点の電位を一旦基準電位に設定す
ることができ、電源投入時における該回路の正常なイニ
シャライズを確実に行うことができる。
第１図は、本発明にかかる半導体集積回路の１実施例を
示す回路図、 第２図は、本発明にかかる半導体集積回路の別の実施例
を示す回路図、 第３図は、第１図の回路の各部の動作波形を示す図、 第４図は、第２図の回路の各部の動作波形を示す図、 第５図(a)，(b)は、本発明の半導体集積回路が実際に適
用される１例としてのバッファ回路を示す図、 第６図は、第５図の回路が電源投入時正常に動作する場
合の各部の動作波形を示す図、 第７図は、第５図の回路において電源投入時出力側がハ
イレベルのままとなっている場合（不都合発生）の各部
の動作波形を示す図、 第８図は、第５図の回路に本発明を適用して上記不都合
を回避した場合の各部の動作波形を示す図、 第９図は、第５図の回路におけるダイナミック型バッフ
ァ１１乃至１２の構成例を示す回路図、 第１０図は、第９図の回路の各部の動作波形を示す図、 第１１図は、第５図の回路におけるダイナミック型バッ
ファ１３の従来例を示す回路図、 第１２図は、第５図の回路におけるダイナミック型バッ
ファ１３に本発明を適用した場合の１例を示す回路図で
ある。 （符号の説明） １，２，４……ＭＯＳトランジスタ、 ３……コンデンサ、 11，12，13……ダイナミック型バッファ、 Ｎφ……回路節点（ノード）、
示す回路図、 第２図は、本発明にかかる半導体集積回路の別の実施例
を示す回路図、 第３図は、第１図の回路の各部の動作波形を示す図、 第４図は、第２図の回路の各部の動作波形を示す図、 第５図(a)，(b)は、本発明の半導体集積回路が実際に適
用される１例としてのバッファ回路を示す図、 第６図は、第５図の回路が電源投入時正常に動作する場
合の各部の動作波形を示す図、 第７図は、第５図の回路において電源投入時出力側がハ
イレベルのままとなっている場合（不都合発生）の各部
の動作波形を示す図、 第８図は、第５図の回路に本発明を適用して上記不都合
を回避した場合の各部の動作波形を示す図、 第９図は、第５図の回路におけるダイナミック型バッフ
ァ１１乃至１２の構成例を示す回路図、 第１０図は、第９図の回路の各部の動作波形を示す図、 第１１図は、第５図の回路におけるダイナミック型バッ
ファ１３の従来例を示す回路図、 第１２図は、第５図の回路におけるダイナミック型バッ
ファ１３に本発明を適用した場合の１例を示す回路図で
ある。 （符号の説明） １，２，４……ＭＯＳトランジスタ、 ３……コンデンサ、 11，12，13……ダイナミック型バッファ、 Ｎφ……回路節点（ノード）、
Claims (1)
- 【請求項１】電源が投入されたことを検知する信号を発
生する手段と、該検知信号にもとづいて電源投入時、所
定の回路節点に存在する不要なチャージを抜いて該回路
節点の電位を一旦基準電位に設定する手段とを具備する
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243305A JPH0656879B2 (ja) | 1984-11-20 | 1984-11-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243305A JPH0656879B2 (ja) | 1984-11-20 | 1984-11-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123167A JPS61123167A (ja) | 1986-06-11 |
| JPH0656879B2 true JPH0656879B2 (ja) | 1994-07-27 |
Family
ID=17101854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243305A Expired - Lifetime JPH0656879B2 (ja) | 1984-11-20 | 1984-11-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656879B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134862A (ja) * | 1988-11-15 | 1990-05-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2888314B2 (ja) * | 1991-12-18 | 1999-05-10 | 本田技研工業株式会社 | 自動二輪車の燃料タンク支持構造 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5296831A (en) * | 1976-08-17 | 1977-08-15 | Nec Corp | Memory circuit |
| JPS574616A (en) * | 1980-06-10 | 1982-01-11 | Nec Corp | Power-on resetting circuit |
| JPS5791029A (en) * | 1980-11-27 | 1982-06-07 | Nippon Denso Co Ltd | Power-on reset circuit |
-
1984
- 1984-11-20 JP JP59243305A patent/JPH0656879B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123167A (ja) | 1986-06-11 |
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