JPH0580846B2 - - Google Patents
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- JPH0580846B2 JPH0580846B2 JP58243662A JP24366283A JPH0580846B2 JP H0580846 B2 JPH0580846 B2 JP H0580846B2 JP 58243662 A JP58243662 A JP 58243662A JP 24366283 A JP24366283 A JP 24366283A JP H0580846 B2 JPH0580846 B2 JP H0580846B2
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- JP
- Japan
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- transistor
- pnp transistor
- collector
- circuit
- coupled
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
- H02H7/20—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for electronic equipment
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Protection Of Static Devices (AREA)
- Emergency Protection Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一般的には低抵抗スイツチの入力に
おいて起きるかもしれない極端な電圧トランジエ
ントからそこに結合された出力回路を緩衝
（buffer）する低抵抗スイツチとしての電圧トラ
ンジエント保護回路に関する。更に具体的に云う
と、本発明は、スイツチ回路の入力において起き
るおそれがあり放置すると負荷エレクトロニクス
を損傷又は破壊する可能性のある電圧トランジエ
ントからスイツチ回路に結合された負荷エレクト
ロニクスを保護するため自動車用途に用いるのに
適した３端子低抵抗スイツチ集積回路としての電
圧トランジエント保護回路に関する。
おいて起きるかもしれない極端な電圧トランジエ
ントからそこに結合された出力回路を緩衝
（buffer）する低抵抗スイツチとしての電圧トラ
ンジエント保護回路に関する。更に具体的に云う
と、本発明は、スイツチ回路の入力において起き
るおそれがあり放置すると負荷エレクトロニクス
を損傷又は破壊する可能性のある電圧トランジエ
ントからスイツチ回路に結合された負荷エレクト
ロニクスを保護するため自動車用途に用いるのに
適した３端子低抵抗スイツチ集積回路としての電
圧トランジエント保護回路に関する。
自動車システムに用いられるいかなる電子回路
もバツテリバス上に起きる異常トランジエントに
さらされるおそれがある。例えば、バツテリバス
に現われる公称バツテリ電圧は＋12ボルトである
が、ジヤンプスタート（Jump start）の状態で
は、２個のバツテリが直列に配置されていると、
バツテリバスに結合されているエレクトロニクス
に＋24ボルトが供給されることがある。起きる可
能性のあるもう１つの状態はバツテリ端子を逆に
することから起きる。この状態では−13ボルトま
でがバツテリバスに現われるかもしれない。
もバツテリバス上に起きる異常トランジエントに
さらされるおそれがある。例えば、バツテリバス
に現われる公称バツテリ電圧は＋12ボルトである
が、ジヤンプスタート（Jump start）の状態で
は、２個のバツテリが直列に配置されていると、
バツテリバスに結合されているエレクトロニクス
に＋24ボルトが供給されることがある。起きる可
能性のあるもう１つの状態はバツテリ端子を逆に
することから起きる。この状態では−13ボルトま
でがバツテリバスに現われるかもしれない。
自動車業界によつて具体的に述べられている更
にもう１つの異常状態は電圧負荷ダンプと云われ
るものであり、そこではバツテリバスに起きる60
ボルトを有することが可能となる。大部分の自動
車メーカーによつて具体的に述べられているもう
１つの状態は、すべてのエレクトロニクスがバツ
テリバス上の±125ボルトの誘導トランジエント
（inductive transients）に耐えることができなけ
ればならないということである。
にもう１つの異常状態は電圧負荷ダンプと云われ
るものであり、そこではバツテリバスに起きる60
ボルトを有することが可能となる。大部分の自動
車メーカーによつて具体的に述べられているもう
１つの状態は、すべてのエレクトロニクスがバツ
テリバス上の±125ボルトの誘導トランジエント
（inductive transients）に耐えることができなけ
ればならないということである。
自動車システムに用いられるモノリシツク集積
回路を製作するために今日用いられている大部分
の半導体製造工程は集積回路に印加される24ボル
トに耐えることができる。しかし殆んどすべての
場合に、今日の固体エレクトロニクスは集積チツ
プの電力散逸の問題とともに破損の問題があるた
めに60ボルト負荷ダンプ状態に耐えることができ
ない。
回路を製作するために今日用いられている大部分
の半導体製造工程は集積回路に印加される24ボル
トに耐えることができる。しかし殆んどすべての
場合に、今日の固体エレクトロニクスは集積チツ
プの電力散逸の問題とともに破損の問題があるた
めに60ボルト負荷ダンプ状態に耐えることができ
ない。
従つて、少なくとも１社の自動車メーカーは、
そこに接続されている負荷エレクトロニクスを上
述の異常状態から保護するために個別的トランジ
エント保護回路を用いている。この回路はバツテ
リバスから大地に接続されている100ジユールバ
リスタ、バツテリの正端子と回路の出力との間に
直列に結合されている高電流シヨツトキーダイオ
ードおよびバツテリと大地との間でダイオードク
ランプと直列に接続されているツエナーダイオー
ドを含む。バリスタは正電圧トランジエントから
エレクトロニクスを保護し、一方ツエナーダイオ
ードおよびダイオードクランプは破壊的逆電圧ト
ランジエントからシヨツトキーダイオードを保護
する。
そこに接続されている負荷エレクトロニクスを上
述の異常状態から保護するために個別的トランジ
エント保護回路を用いている。この回路はバツテ
リバスから大地に接続されている100ジユールバ
リスタ、バツテリの正端子と回路の出力との間に
直列に結合されている高電流シヨツトキーダイオ
ードおよびバツテリと大地との間でダイオードク
ランプと直列に接続されているツエナーダイオー
ドを含む。バリスタは正電圧トランジエントから
エレクトロニクスを保護し、一方ツエナーダイオ
ードおよびダイオードクランプは破壊的逆電圧ト
ランジエントからシヨツトキーダイオードを保護
する。
上記の個別保護回路は非常によく機能するが、
個別部品は空間と性能上の必要条件との点で互に
妥協している。更に、数個の個別部品は自動車メ
ーカーにとつて比較的高くつく。
個別部品は空間と性能上の必要条件との点で互に
妥協している。更に、数個の個別部品は自動車メ
ーカーにとつて比較的高くつく。
従つて、上述した個別保護回路の代わりとなる
簡単で信頼度が高く、安価な固体回路が必要とな
る。
簡単で信頼度が高く、安価な固体回路が必要とな
る。
従つて、本発明の目的は、改良された低抵抗ス
イツチとしての電圧トランジエント保護回路を提
供することである。
イツチとしての電圧トランジエント保護回路を提
供することである。
本発明の更にもう１つの目的は、その入力を横
切つて起きるかもしれない、放置すると損傷を与
える極端な電圧状態に対してそこに結合されてい
る負荷回路を緩衝する３端子集積低抵抗スイツチ
としての電圧トランジエント保護回路を提供する
ことである。
切つて起きるかもしれない、放置すると損傷を与
える極端な電圧状態に対してそこに結合されてい
る負荷回路を緩衝する３端子集積低抵抗スイツチ
としての電圧トランジエント保護回路を提供する
ことである。
本発明のもう１つの目的は、入力と出力との間
の電圧損失を最小にする一方で、スイツチに接続
されている負荷を放置するとその負荷に損傷を与
えるかもしれない電圧トランジエントから保護す
るため自動車システムに用いるのに適した低抵抗
のモノリシツク集積化スイツチ回路としての電圧
トランジエント保護回路を提供することである。
の電圧損失を最小にする一方で、スイツチに接続
されている負荷を放置するとその負荷に損傷を与
えるかもしれない電圧トランジエントから保護す
るため自動車システムに用いるのに適した低抵抗
のモノリシツク集積化スイツチ回路としての電圧
トランジエント保護回路を提供することである。
更にもう１つの目的は、通常の場合には制御回
路部品の電位より高い電位で動作する集積回路の
基板によつて形成されたコレクタを有する直列パ
ストランジスタを有するモノリシツク集積化電圧
トランジエント保護回路を提供することである。
路部品の電位より高い電位で動作する集積回路の
基板によつて形成されたコレクタを有する直列パ
ストランジスタを有するモノリシツク集積化電圧
トランジエント保護回路を提供することである。
本発明のもう１つの目的は、トランジスタスイ
ツチの導通を制御することであり、トランジスタ
スイツチに印加された入力電圧にほぼ等しい電圧
ですべてのエピタキシヤル領域がバイアスされて
動作する電圧トランジエント保護回路を提供する
ことである。
ツチの導通を制御することであり、トランジスタ
スイツチに印加された入力電圧にほぼ等しい電圧
ですべてのエピタキシヤル領域がバイアスされて
動作する電圧トランジエント保護回路を提供する
ことである。
上記の、およびその他の目的に従い、その回路
の入力と出力との間に結合された主伝導パスおよ
びフイードバツク回路ならびに制御回路が結合さ
れている制御電極を有する直列パストランジスタ
を含むモノリシツク集積電圧トランジエント保護
回路が提供されておりそこでは直列パストランジ
スタは第１しきい値を超えて入力に現われる入力
信号に応答して導通状態になり飽和状態に駆動さ
れて回路の出力に接続している負荷手段によつて
要求される負荷電流だけを供給し、また所定値を
超える制御回路の入力における信号に応答して直
列パストランジスタは非導通状態になつて極端な
電圧逸脱（excursions）から負荷手段を保護す
る。
の入力と出力との間に結合された主伝導パスおよ
びフイードバツク回路ならびに制御回路が結合さ
れている制御電極を有する直列パストランジスタ
を含むモノリシツク集積電圧トランジエント保護
回路が提供されておりそこでは直列パストランジ
スタは第１しきい値を超えて入力に現われる入力
信号に応答して導通状態になり飽和状態に駆動さ
れて回路の出力に接続している負荷手段によつて
要求される負荷電流だけを供給し、また所定値を
超える制御回路の入力における信号に応答して直
列パストランジスタは非導通状態になつて極端な
電圧逸脱（excursions）から負荷手段を保護す
る。
本発明の構成は下記に示す通りである。即ち、
本発明は入力端子１２と出力端子１４とを有し、
負荷に結合する出力を有するモノリシツク集積化
保護回路であつて、垂直PNPトランジスタ２０
と、制御回路と、第１２２および第２４２の電界
効果トランジスタと、感知回路３６，３８，４０
と、を具え、 前記垂直PNPトランジスタ２０は、夫々回路
の前記の入力端子および出力端子に結合されたエ
ミツタおよびコレクタと、およびベースとを有
し、前記コレクタは、集積回路を具える基板の一
部に形成され、前記ベースは、集積回路のエピタ
キシヤル領域に形成され、前記エミツタは、前記
エピタキシヤル領域の一部に形成されるものであ
り、 前記制御回路は、前記エピタキシヤル領域に形
成され、集積回路の入力端子と垂直PNPトラン
ジスタのベースとの間に結合されて前記集積回路
の入力端子に印加される所定の閾値を超える外部
信号に応動して前記垂直PNPトランジスタの導
通を制御するものであり、前記制御回路は、エミ
ツタを前記集積回路の入力、ベース、第１２４及
び第２２４ｂコレクタに結合させる前記垂直
PNPトランジスタと同様の導電率を有する第１
トランジスタ２４と、前記ベースおよび前記第１
トランジスタの第１コレクタに結合されて、前記
第１コレクタからのコレクタ電流を調整する回路
２６，２８，３０，３２と、ゲートを前記第１ト
ランジスタの前記第２コレクタに結合させ、ソー
スを前記垂直PNPトランジスタのベースに結合
させ、ドレインを集積回路の共通端子１６に結合
させた第１の電界効果トランジスタ２２と、を具
えるものであり、 前記第２の電界効果トランジスタ４２は前記第
１の電界効果トランジスタの前記ゲートと前記共
通端子との間に結合されたドレイン−ソースと、
およびゲートとを有し、 前記感知回路３６，３８，４０は、前記垂直
PNPトランジスタの前記エミツタ領域と同様の
導電率を有する、前記垂直PNPトランジスタに
極めて接近している半導体材料の領域を具え、前
記垂直PNPトランジスタが飽和状態に駆動され
る時を感知して前記第２の電界効果トランジスタ
のゲートにフイードバツク信号を与え、前記第２
の電界効果トランジスタは導通状態になされた結
果、前記第１の電界効果トランジスタの導通状態
を制限し、その結果として、そのコレクタ電流に
関し前記垂直PNPトランジスタのベース電流ド
ライブを最小にし、それにより、前記基板を前記
エピタキシヤル層よりも高い正電位に維持する、
ものであることを特徴とする電圧トランジエント
保護回路としての構成を有するものである。
本発明は入力端子１２と出力端子１４とを有し、
負荷に結合する出力を有するモノリシツク集積化
保護回路であつて、垂直PNPトランジスタ２０
と、制御回路と、第１２２および第２４２の電界
効果トランジスタと、感知回路３６，３８，４０
と、を具え、 前記垂直PNPトランジスタ２０は、夫々回路
の前記の入力端子および出力端子に結合されたエ
ミツタおよびコレクタと、およびベースとを有
し、前記コレクタは、集積回路を具える基板の一
部に形成され、前記ベースは、集積回路のエピタ
キシヤル領域に形成され、前記エミツタは、前記
エピタキシヤル領域の一部に形成されるものであ
り、 前記制御回路は、前記エピタキシヤル領域に形
成され、集積回路の入力端子と垂直PNPトラン
ジスタのベースとの間に結合されて前記集積回路
の入力端子に印加される所定の閾値を超える外部
信号に応動して前記垂直PNPトランジスタの導
通を制御するものであり、前記制御回路は、エミ
ツタを前記集積回路の入力、ベース、第１２４及
び第２２４ｂコレクタに結合させる前記垂直
PNPトランジスタと同様の導電率を有する第１
トランジスタ２４と、前記ベースおよび前記第１
トランジスタの第１コレクタに結合されて、前記
第１コレクタからのコレクタ電流を調整する回路
２６，２８，３０，３２と、ゲートを前記第１ト
ランジスタの前記第２コレクタに結合させ、ソー
スを前記垂直PNPトランジスタのベースに結合
させ、ドレインを集積回路の共通端子１６に結合
させた第１の電界効果トランジスタ２２と、を具
えるものであり、 前記第２の電界効果トランジスタ４２は前記第
１の電界効果トランジスタの前記ゲートと前記共
通端子との間に結合されたドレイン−ソースと、
およびゲートとを有し、 前記感知回路３６，３８，４０は、前記垂直
PNPトランジスタの前記エミツタ領域と同様の
導電率を有する、前記垂直PNPトランジスタに
極めて接近している半導体材料の領域を具え、前
記垂直PNPトランジスタが飽和状態に駆動され
る時を感知して前記第２の電界効果トランジスタ
のゲートにフイードバツク信号を与え、前記第２
の電界効果トランジスタは導通状態になされた結
果、前記第１の電界効果トランジスタの導通状態
を制限し、その結果として、そのコレクタ電流に
関し前記垂直PNPトランジスタのベース電流ド
ライブを最小にし、それにより、前記基板を前記
エピタキシヤル層よりも高い正電位に維持する、
ものであることを特徴とする電圧トランジエント
保護回路としての構成を有するものである。
本発明は、極端な入力電圧状態から負荷エレク
トロニクスをバツフアする（緩衝する）３端子を
有する集積化した低抵抗スイツチに関する。その
回路は、直列パストランジスタを具え、その導電
率は、フイードバツク制御と協動して制御回路に
より制御される。所定の動作電位を超える入力に
応答して、直列パストランジスタは、飽和に向つ
て駆動され、かつ、フイードバツクによりこの状
態に維持され、それにより、負荷エレクトロニク
スにより要求される負荷電流のみが増大した能率
で与えられる。制御回路は、その入力端子におい
て、所定のレベルを超える信号に応答して直列パ
ストランジスタを非導通にして、極端な電圧逸脱
（excursion）から負荷エレクトロニクスを保護す
る。その回路の特徴は、内部に制御回路が形成さ
れるエピタキシヤル層が、基板の電圧よりも低い
電圧で動作されることである。
トロニクスをバツフアする（緩衝する）３端子を
有する集積化した低抵抗スイツチに関する。その
回路は、直列パストランジスタを具え、その導電
率は、フイードバツク制御と協動して制御回路に
より制御される。所定の動作電位を超える入力に
応答して、直列パストランジスタは、飽和に向つ
て駆動され、かつ、フイードバツクによりこの状
態に維持され、それにより、負荷エレクトロニク
スにより要求される負荷電流のみが増大した能率
で与えられる。制御回路は、その入力端子におい
て、所定のレベルを超える信号に応答して直列パ
ストランジスタを非導通にして、極端な電圧逸脱
（excursion）から負荷エレクトロニクスを保護す
る。その回路の特徴は、内部に制御回路が形成さ
れるエピタキシヤル層が、基板の電圧よりも低い
電圧で動作されることである。
第１図をみると、既知の工程技術を用いてモノ
リシツク集積回路の形で製造するのに適した本発
明の電圧トランジエント保護回路１０が示されて
いる。電圧トランジエント保護回路１０は入力端
子１２、出力端子１４および共通端子１６を含む
３端子回路である。電圧トランジエント保護回路
１０は標準的な３短資TO−220パワー用パツケ
ージに包装してもよい。
リシツク集積回路の形で製造するのに適した本発
明の電圧トランジエント保護回路１０が示されて
いる。電圧トランジエント保護回路１０は入力端
子１２、出力端子１４および共通端子１６を含む
３端子回路である。電圧トランジエント保護回路
１０は標準的な３短資TO−220パワー用パツケ
ージに包装してもよい。
直列パス（series−pass）PNPトランジスタ即
ち電子的制御デバイス２０は、入力端子１２と出
力端子１４との間に結合されたコレクタ２０ａを
含むエミツタおよびコレクタを有する。後述する
ように、入力端子１２および共通端子１６の両端
に印加される外部信号に応答して、直列パス
PNPトランジスタ２０は抵抗パスを提供して出
力端子１４と共通端子１６の間に出力信号を供給
し、出力端子１４と共通端子１６との両端に結合
される負荷回路を駆動させる。
ち電子的制御デバイス２０は、入力端子１２と出
力端子１４との間に結合されたコレクタ２０ａを
含むエミツタおよびコレクタを有する。後述する
ように、入力端子１２および共通端子１６の両端
に印加される外部信号に応答して、直列パス
PNPトランジスタ２０は抵抗パスを提供して出
力端子１４と共通端子１６の間に出力信号を供給
し、出力端子１４と共通端子１６との両端に結合
される負荷回路を駆動させる。
直列パスPNPトランジスタ２０の導通状態は
DMOS電界効果トランジスタ（FET）２２を含
む制御回路によつて制御され、このFET２２の
ソース−ドレインパスは直列パスPNPトランジ
スタ２０のベースと共通端子１６との間に結合さ
れている。外部から印加される信号の大きさ
（magnitude）がPNPトランジスタ２４を順バイ
アスさせる低しきい値を超えると、電流がコレク
タ２４ａから抵抗２６を通つて流れて
DMOSFET２８のゲートをプルアツプ（pull
up）し、それによつてFET２８を導通状態にす
る。DMOSFET２８はそのソースドレインを介
して電流パスを与え、電流は抵抗３０を介して
PNPトランジスタ２４のベースから共通端子１
６に流れる。従つてNMOSFET３２のゲートは
順バイアスされてこのNMOSFET３２を導通状
態にし、それによりDMOSFET２８のゲートフ
イードバツク動作を与える。これによつてコレク
タ２４ａが調整され、NMOSFET３２のしきい
値電位値を抵抗３０の大きさで割つた値に等しい
値に僅かな電流を加えた電流を抵抗２６を介して
供給する。PNPトランジスタ２４のコレクタ２
４ｂはこの電流を反射させ（mirror）て抵抗３
３を通る電流源を提供し、これは正電位が抵抗３
４を介してトランジスタのゲートに印加されると
DMOSFET２２を導通状態にする。従つて、ベ
ース導通パスが与えられると直列パスPNPトラ
ンジスタ２０は導通状態になる。
DMOS電界効果トランジスタ（FET）２２を含
む制御回路によつて制御され、このFET２２の
ソース−ドレインパスは直列パスPNPトランジ
スタ２０のベースと共通端子１６との間に結合さ
れている。外部から印加される信号の大きさ
（magnitude）がPNPトランジスタ２４を順バイ
アスさせる低しきい値を超えると、電流がコレク
タ２４ａから抵抗２６を通つて流れて
DMOSFET２８のゲートをプルアツプ（pull
up）し、それによつてFET２８を導通状態にす
る。DMOSFET２８はそのソースドレインを介
して電流パスを与え、電流は抵抗３０を介して
PNPトランジスタ２４のベースから共通端子１
６に流れる。従つてNMOSFET３２のゲートは
順バイアスされてこのNMOSFET３２を導通状
態にし、それによりDMOSFET２８のゲートフ
イードバツク動作を与える。これによつてコレク
タ２４ａが調整され、NMOSFET３２のしきい
値電位値を抵抗３０の大きさで割つた値に等しい
値に僅かな電流を加えた電流を抵抗２６を介して
供給する。PNPトランジスタ２４のコレクタ２
４ｂはこの電流を反射させ（mirror）て抵抗３
３を通る電流源を提供し、これは正電位が抵抗３
４を介してトランジスタのゲートに印加されると
DMOSFET２２を導通状態にする。従つて、ベ
ース導通パスが与えられると直列パスPNPトラ
ンジスタ２０は導通状態になる。
外部から印加された信号が上記のしきい値を超
えて増大すると、直列パスPNPトランジスタ２
０は出力端子１４と共通端子１６との両端に接続
されている負荷とは無関係に飽和状態に向つて強
く駆動される。後述するように、コレクタ２０ａ
を含む直列パスPNPトランジスタ２０の構造は
低入力−出力電圧低下がエミツタおよびコレクタ
両端に起きるようになつており、そこでは出力端
子１４に発生した電圧は印加された外部信号の大
きさにほぼ等しい。従つて、印加された信号が上
記のしきい値を超えて増大すると、直列パス
PNPトランジスタ２０は飽和状態に駆動され、
電流は出力端子１４に結合された負荷エレクトロ
ニクスが必要とする電流だけを供給するのに必要
なベース値だけに制御回路によつて調整される。
直列パスPNPトランジスタ２０を通る電流は
DMOSFET２２の伝導を制御することによつて
調整される。DMOSFET２２を通る電流の流れ
を減少させることにより直列パスPNPトランジ
スタ２０の導電率は低下し、その電流の流れを増
大させることにより直列パスPNPトランジスタ
２０の導電率は高くなる。
えて増大すると、直列パスPNPトランジスタ２
０は出力端子１４と共通端子１６との両端に接続
されている負荷とは無関係に飽和状態に向つて強
く駆動される。後述するように、コレクタ２０ａ
を含む直列パスPNPトランジスタ２０の構造は
低入力−出力電圧低下がエミツタおよびコレクタ
両端に起きるようになつており、そこでは出力端
子１４に発生した電圧は印加された外部信号の大
きさにほぼ等しい。従つて、印加された信号が上
記のしきい値を超えて増大すると、直列パス
PNPトランジスタ２０は飽和状態に駆動され、
電流は出力端子１４に結合された負荷エレクトロ
ニクスが必要とする電流だけを供給するのに必要
なベース値だけに制御回路によつて調整される。
直列パスPNPトランジスタ２０を通る電流は
DMOSFET２２の伝導を制御することによつて
調整される。DMOSFET２２を通る電流の流れ
を減少させることにより直列パスPNPトランジ
スタ２０の導電率は低下し、その電流の流れを増
大させることにより直列パスPNPトランジスタ
２０の導電率は高くなる。
直列パスPNPトランジスタ２０を通る電流を
調整するためにいくつかの機構が具えられてい
る。本発明の重要な局面は、保護回路の効率、即
ち必要なベース電流量と出力端子１４において供
給される出力電流との比である。最大効率をうる
ためには負荷によつて必要とされるのと同様に十
分なベース電流だけがDMOSFET２２を介して
直列パスPNPトランジスタ２０から供給されな
ければならない。最大効率を保証するために、直
列パスPNPトランジスタ２０が飽和状態になる
時を感知する飽和感知および停止フイードバツク
パスが具えられている。直列パスPNPトランジ
スタ２０が飽和状態になると、電流はセンスコレ
クタ３６、抵抗３８および４０を含むフイードバ
ツクパスを介して共通端子１６に供給される。こ
のフイードバツクパスはNMOSFET４２のゲー
トソースを順バイアスする。従つてNMOSFET
４２は導通状態になつてDMOS電界効果トラン
ジスタ２２のゲートをプルダウン（pull down）
し、それにより直列パスPNPトランジスタ２０
へのベース電流ドライブを直列パスPNPトラン
ジスタ２０の飽和状態を必要とされる負荷電流に
維持するのに必要な値だけに減少させる。
調整するためにいくつかの機構が具えられてい
る。本発明の重要な局面は、保護回路の効率、即
ち必要なベース電流量と出力端子１４において供
給される出力電流との比である。最大効率をうる
ためには負荷によつて必要とされるのと同様に十
分なベース電流だけがDMOSFET２２を介して
直列パスPNPトランジスタ２０から供給されな
ければならない。最大効率を保証するために、直
列パスPNPトランジスタ２０が飽和状態になる
時を感知する飽和感知および停止フイードバツク
パスが具えられている。直列パスPNPトランジ
スタ２０が飽和状態になると、電流はセンスコレ
クタ３６、抵抗３８および４０を含むフイードバ
ツクパスを介して共通端子１６に供給される。こ
のフイードバツクパスはNMOSFET４２のゲー
トソースを順バイアスする。従つてNMOSFET
４２は導通状態になつてDMOS電界効果トラン
ジスタ２２のゲートをプルダウン（pull down）
し、それにより直列パスPNPトランジスタ２０
へのベース電流ドライブを直列パスPNPトラン
ジスタ２０の飽和状態を必要とされる負荷電流に
維持するのに必要な値だけに減少させる。
コレクタ２０ａを含む直列パスPNPトランジ
スタ２０は垂直PNP構造である、即ちコレクタ
２０ａは集積回路のＰ形基板の一部によつて形成
されている。直列パスPNPトランジスタ２０の
ベースは基板上に形成されているエピタキシヤル
領域によつて形成されており、直列パスPNPト
ランジスタのエミツタは理解されるようにエピタ
キシヤル層内に拡散されていてもよいＰ形領域に
よつて形成されている。飽和感知（sense）フイ
ードバツスパスは基板によつて形成されているエ
ミツタ、直列パスPNPトランジスタ２０と共通
のエピタキシヤル層によつて形成されているベー
スおよび別個のＰ形領域によつて形成されている
コレクタ領域とを有するトランジスタによつて形
成されている。集積回路の基板−エピタキシヤル
接合が直列パスPNPトランジスタ２０が飽和状
態になることによつて順バイアスされると、フイ
ードバツク電流は飽和感知トランジスタのセンス
コレクタ（sense collector）３６によつて集め
られる。
スタ２０は垂直PNP構造である、即ちコレクタ
２０ａは集積回路のＰ形基板の一部によつて形成
されている。直列パスPNPトランジスタ２０の
ベースは基板上に形成されているエピタキシヤル
領域によつて形成されており、直列パスPNPト
ランジスタのエミツタは理解されるようにエピタ
キシヤル層内に拡散されていてもよいＰ形領域に
よつて形成されている。飽和感知（sense）フイ
ードバツスパスは基板によつて形成されているエ
ミツタ、直列パスPNPトランジスタ２０と共通
のエピタキシヤル層によつて形成されているベー
スおよび別個のＰ形領域によつて形成されている
コレクタ領域とを有するトランジスタによつて形
成されている。集積回路の基板−エピタキシヤル
接合が直列パスPNPトランジスタ２０が飽和状
態になることによつて順バイアスされると、フイ
ードバツク電流は飽和感知トランジスタのセンス
コレクタ（sense collector）３６によつて集め
られる。
上記からみて、代表的な動作の場合には、基板
（直列パスPNPトランジスタ２０のコレクタ２０
ａ）は制御回路より高い電位で動作する点に注目
すべきである。典型的な場合にはバイポーラ集積
回路の基板は最も負の電位に維持されるのでこれ
は一般的な場合ではない。
（直列パスPNPトランジスタ２０のコレクタ２０
ａ）は制御回路より高い電位で動作する点に注目
すべきである。典型的な場合にはバイポーラ集積
回路の基板は最も負の電位に維持されるのでこれ
は一般的な場合ではない。
電圧トランジエント保護回路１０はまた短絡電
流保護を行い、出力端子１４において供給される
出力電流を所定の最大値に制限する。この出力電
流はコレクタ２０ｂを介して継続的に監視され
る。コレクタ２０ｂは直列パスPNPトランジス
タ２０のエミツタ−ベース領域の横の方に形成さ
れている。コレクタ２０ｂを通る電流は抵抗４０
を通つて流れ、共通端子１６を介して大地基準に
流れる。短絡状態が起きると、コレクタ２０ａお
よび２０ｂを通つて流れる電流は、抵抗４０両端
の電圧低下がNMOSFET４２を導通させるのに
十分な値に達するまで比例的に増加する。この状
態はDMOSFET２２を順バイアスさせ、
DMOSFET２２の導通性が低下しているので
DMOSFET２２を通つて流れる直列パスPNPト
ランジスタ２０へのベース電流ドライブを減少さ
せる。従つて、直列パスPNPトランジスタ２０
によつて出力端子１４に供給される電流は最大値
に増加しうるだけあつて、その後この値は一定に
保たれる。
流保護を行い、出力端子１４において供給される
出力電流を所定の最大値に制限する。この出力電
流はコレクタ２０ｂを介して継続的に監視され
る。コレクタ２０ｂは直列パスPNPトランジス
タ２０のエミツタ−ベース領域の横の方に形成さ
れている。コレクタ２０ｂを通る電流は抵抗４０
を通つて流れ、共通端子１６を介して大地基準に
流れる。短絡状態が起きると、コレクタ２０ａお
よび２０ｂを通つて流れる電流は、抵抗４０両端
の電圧低下がNMOSFET４２を導通させるのに
十分な値に達するまで比例的に増加する。この状
態はDMOSFET２２を順バイアスさせ、
DMOSFET２２の導通性が低下しているので
DMOSFET２２を通つて流れる直列パスPNPト
ランジスタ２０へのベース電流ドライブを減少さ
せる。従つて、直列パスPNPトランジスタ２０
によつて出力端子１４に供給される電流は最大値
に増加しうるだけあつて、その後この値は一定に
保たれる。
マルチコレクタトランジスタ４４および直列接
続されたツエナーダイオード４６，４８および５
０および抵抗５２を含む回路によつて過電圧保護
が行われる。入力端子１２に印加される電圧が所
定値、例えば＋28Vを超えると、ツエナーダイオ
ードの組合せた降伏電圧を超える。この状態は
NMOSFET４２のゲートに電圧を生じさせ、そ
のゲートを導通状態にし、それによつて
DMOSFET２２を非導通状態にする。この動作
は直列パスPNPトランジスタ２０へのベースド
ライブを抑止する。従つて、（ツエナーダイオー
ドのツエナー降伏電圧によつてセツトされた）所
定値を超える正電圧トランジエントが出力端子１
４において現われるのが緩衝される。
続されたツエナーダイオード４６，４８および５
０および抵抗５２を含む回路によつて過電圧保護
が行われる。入力端子１２に印加される電圧が所
定値、例えば＋28Vを超えると、ツエナーダイオ
ードの組合せた降伏電圧を超える。この状態は
NMOSFET４２のゲートに電圧を生じさせ、そ
のゲートを導通状態にし、それによつて
DMOSFET２２を非導通状態にする。この動作
は直列パスPNPトランジスタ２０へのベースド
ライブを抑止する。従つて、（ツエナーダイオー
ドのツエナー降伏電圧によつてセツトされた）所
定値を超える正電圧トランジエントが出力端子１
４において現われるのが緩衝される。
電圧トランジエント保護回路１０はまた集積化
チツプの電力消費および／又は周囲温度が所定温
度値を超えると直列パスPNPトランジスタ２０
をオフにする熱停止回路を含む。従つてもし周囲
温度に集積回路の温度を加えた温度が電力消費に
よつてこの所定温度を超えると、直列パスPNP
トランジスタ２０は停止して、保護回路およびそ
こに接続された負荷エレクトロニクスの両方を保
護する。熱停止は電流源５４、NPNトランジス
タ５６および抵抗５８によつて行われる。
チツプの電力消費および／又は周囲温度が所定温
度値を超えると直列パスPNPトランジスタ２０
をオフにする熱停止回路を含む。従つてもし周囲
温度に集積回路の温度を加えた温度が電力消費に
よつてこの所定温度を超えると、直列パスPNP
トランジスタ２０は停止して、保護回路およびそ
こに接続された負荷エレクトロニクスの両方を保
護する。熱停止は電流源５４、NPNトランジス
タ５６および抵抗５８によつて行われる。
電流源５４は任意の周知のΔVBE／Ｒ電流発生
回路を用いて正温度係数（TC）電流を発生させ
る。正TC電流は抵抗５８を通つて、抵抗３８お
よび４０を介して共通端子１６に供給される。従
つて、理解されるように所定の正温度係数を有す
る抵抗５８両端に電圧が生じる。チツプの温度が
上昇するにつれて、抵抗５８両端に生じる電圧は
高くなる一方でトランジスタVBEしきい電圧は低
下する。所定の温度でNPNトランジスタ５６は
オンになりNMOSFET４２のゲートをプルアツ
プする。この結果DMOSFET２２および直列パ
スPNPトランジスタ２０はいずれも回路電力消
費を調節し、今度はチツプ温度を非破壊値に制限
する。
回路を用いて正温度係数（TC）電流を発生させ
る。正TC電流は抵抗５８を通つて、抵抗３８お
よび４０を介して共通端子１６に供給される。従
つて、理解されるように所定の正温度係数を有す
る抵抗５８両端に電圧が生じる。チツプの温度が
上昇するにつれて、抵抗５８両端に生じる電圧は
高くなる一方でトランジスタVBEしきい電圧は低
下する。所定の温度でNPNトランジスタ５６は
オンになりNMOSFET４２のゲートをプルアツ
プする。この結果DMOSFET２２および直列パ
スPNPトランジスタ２０はいずれも回路電力消
費を調節し、今度はチツプ温度を非破壊値に制限
する。
ツエナーダイオード６０はNMOSFET４２の
ゲートと共通端子１６の間に結合されていて、所
定の電圧においてゲートをクランプしてゲートを
保護する。従つて、ツエナーダイオード６０は
NMOSFET４２のゲートにおける電圧が入力端
子１２に現われる高電位によつてツエナーダイオ
ードの降伏電圧に達すると導通状態になり、ツエ
ナーダイオード４６，４８，５０を介して供給さ
れる過剰の電流を分路する。
ゲートと共通端子１６の間に結合されていて、所
定の電圧においてゲートをクランプしてゲートを
保護する。従つて、ツエナーダイオード６０は
NMOSFET４２のゲートにおける電圧が入力端
子１２に現われる高電位によつてツエナーダイオ
ードの降伏電圧に達すると導通状態になり、ツエ
ナーダイオード４６，４８，５０を介して供給さ
れる過剰の電流を分路する。
負電圧トランジエント保護はあらゆる場合に入
力端子１２に接続されたPN接合、即ち直列パス
PNPトランジスタ２０、PNPトランジスタ２４
およびマルチコレクタトランジスタ４４のエミツ
タを有することによつて行われる。これらのトラ
ンジスタのエミツタベース接合は高逆電圧降伏特
性を示し、入力端子１２に現われるかもしれない
いかなる負電圧トランジエントに対して出力端子
１４を緩衝（バツフア）する。
力端子１２に接続されたPN接合、即ち直列パス
PNPトランジスタ２０、PNPトランジスタ２４
およびマルチコレクタトランジスタ４４のエミツ
タを有することによつて行われる。これらのトラ
ンジスタのエミツタベース接合は高逆電圧降伏特
性を示し、入力端子１２に現われるかもしれない
いかなる負電圧トランジエントに対して出力端子
１４を緩衝（バツフア）する。
電圧トランジエント保護回路１０に取り入れら
れているもう１つの特徴は、入力端子１２に現わ
れる高い正トランジエント入力電圧の期間中、直
列パスPNPトランジスタ２０の逆降伏電圧
（BVcep）を延長することである。直列パスPNP
トランジスタ２０のベースに結合されているマル
チコレクタトランジスタ４４の追加のコレクタ
は、マルチコレクタトランジスタ４４が導通状態
になると直列パスPNPトランジスタ２０からの
漏洩電流を供給する。従つて、DMOSFET２２
が非導通状態になつたことによつて直列パス
PNPトランジスタ２０のベースを本質的に開路
にするいかなる高入力電圧状態もマルチコレクタ
トランジスタ４４が直列パスPNPトランジスタ
２０によつて引き出された漏洩電流を提供するこ
とを可能にする。
れているもう１つの特徴は、入力端子１２に現わ
れる高い正トランジエント入力電圧の期間中、直
列パスPNPトランジスタ２０の逆降伏電圧
（BVcep）を延長することである。直列パスPNP
トランジスタ２０のベースに結合されているマル
チコレクタトランジスタ４４の追加のコレクタ
は、マルチコレクタトランジスタ４４が導通状態
になると直列パスPNPトランジスタ２０からの
漏洩電流を供給する。従つて、DMOSFET２２
が非導通状態になつたことによつて直列パス
PNPトランジスタ２０のベースを本質的に開路
にするいかなる高入力電圧状態もマルチコレクタ
トランジスタ４４が直列パスPNPトランジスタ
２０によつて引き出された漏洩電流を提供するこ
とを可能にする。
典型的な場合には、電圧トランジエント保護回
路１０は、上述した機構のうちの１つに直列パス
PNPトランジスタ２０のベース電極を開路する
ことにより直列パスPNPトランジスタ２０を停
止させて異常電圧トランジエントに対して負荷エ
レクトロニクスを緩衝する。正常な動作状態で
は、直列パスPNPトランジスタ２０は低抵抗ス
イツチとして動作し、このスイツチは高入力電圧
状態では開にさせられて入力から負荷エレクトロ
ニクスを遮断する。
路１０は、上述した機構のうちの１つに直列パス
PNPトランジスタ２０のベース電極を開路する
ことにより直列パスPNPトランジスタ２０を停
止させて異常電圧トランジエントに対して負荷エ
レクトロニクスを緩衝する。正常な動作状態で
は、直列パスPNPトランジスタ２０は低抵抗ス
イツチとして動作し、このスイツチは高入力電圧
状態では開にさせられて入力から負荷エレクトロ
ニクスを遮断する。
今日のマイクロプロセツサ制御自動車システム
においては、その直列パスPNPトランジスタ２
０は何時でもマイクロプロセツサからの適当な制
御信号によつて開くことができ、又はオフにする
ことができ、NMOSFET４２のゲートを正にす
ることによつてDMOSFET２２を非導通状態に
する。この方法により、NMOSFET４２のゲー
トに結合された１つの追加制御ピンを必要とする
電圧トランジエント保護回路１０の機能性を高め
ることが可能である。
においては、その直列パスPNPトランジスタ２
０は何時でもマイクロプロセツサからの適当な制
御信号によつて開くことができ、又はオフにする
ことができ、NMOSFET４２のゲートを正にす
ることによつてDMOSFET２２を非導通状態に
する。この方法により、NMOSFET４２のゲー
トに結合された１つの追加制御ピンを必要とする
電圧トランジエント保護回路１０の機能性を高め
ることが可能である。
更に、電圧トランジエント保護回路とともにチ
ツプ上に含めてもよい調整された予備電圧供給駆
動メモリ回路のような追加の機能素子を同一IC
チツプ上に実施することは、上記に説明した保護
回路にかんがみ当業者の技術範囲に十分含まれる
ものと思われる。
ツプ上に含めてもよい調整された予備電圧供給駆
動メモリ回路のような追加の機能素子を同一IC
チツプ上に実施することは、上記に説明した保護
回路にかんがみ当業者の技術範囲に十分含まれる
ものと思われる。
更に、線形（非飽和）モードにある直列パスト
ランジスタを制御するための回路を実施し出力電
圧又は電流調整を行うことも本発明の教示にかん
がみ当業者の技術範囲内にあるものと思われる。
ランジスタを制御するための回路を実施し出力電
圧又は電流調整を行うことも本発明の教示にかん
がみ当業者の技術範囲内にあるものと思われる。
要約すると、本発明の電圧トランジエント保護
回路１０によつていくつかの主要な特徴が提供さ
れている。この集積保護回路はその回路の入力に
現われる±125Vトランジエントに耐えることが
でき、一方ではその電圧に対して負荷エレクトロ
ニクスを緩衝する。更に、この電圧トランジエン
ト保護回路はその両端においてきわめて低い入力
−出力電圧低下を示すので出力電圧は所定値まで
入力電圧を殆んどトラツク（track）し、その後
出力は開路となる。本発明のもう１つの新規な特
徴は、スイツチング直列パスPNPトランジスタ
２０の垂直構造により、そのなかに制御回路が形
成されているエピタキシヤル層よりも高い電圧レ
ベルで基板（直列パスPNPトランジスタ２０の
コレクタ）が動作することである。更に、垂直
PNP構造を用いることでいくつかの利点が与え
られ、そのなかには保護回路を成形するのに要す
るダイの大きさを大幅に縮小できることが含まれ
ている。更に、はるかに弱い予備電流を発生させ
るより高いベータが実現されるので、垂直PNP
構造は保護回路の効率を高める。
回路１０によつていくつかの主要な特徴が提供さ
れている。この集積保護回路はその回路の入力に
現われる±125Vトランジエントに耐えることが
でき、一方ではその電圧に対して負荷エレクトロ
ニクスを緩衝する。更に、この電圧トランジエン
ト保護回路はその両端においてきわめて低い入力
−出力電圧低下を示すので出力電圧は所定値まで
入力電圧を殆んどトラツク（track）し、その後
出力は開路となる。本発明のもう１つの新規な特
徴は、スイツチング直列パスPNPトランジスタ
２０の垂直構造により、そのなかに制御回路が形
成されているエピタキシヤル層よりも高い電圧レ
ベルで基板（直列パスPNPトランジスタ２０の
コレクタ）が動作することである。更に、垂直
PNP構造を用いることでいくつかの利点が与え
られ、そのなかには保護回路を成形するのに要す
るダイの大きさを大幅に縮小できることが含まれ
ている。更に、はるかに弱い予備電流を発生させ
るより高いベータが実現されるので、垂直PNP
構造は保護回路の効率を高める。
本発明の一局面は一個の集積化チツプ上にバイ
ポーラプロセス技術とMOSプロセス技術とを組
合せることであり、そこではDMOS制御回路は
垂直PNP直列パスデバイスのコレクタよりも低
い電位で動作する。標準的なバイポーラデバイス
が耐えることのできない、保護回路の入力におい
て起きるかもしれない高い正電圧トランジエント
（excursion）に耐えるためDMOSを用いること
が必要となる。
ポーラプロセス技術とMOSプロセス技術とを組
合せることであり、そこではDMOS制御回路は
垂直PNP直列パスデバイスのコレクタよりも低
い電位で動作する。標準的なバイポーラデバイス
が耐えることのできない、保護回路の入力におい
て起きるかもしれない高い正電圧トランジエント
（excursion）に耐えるためDMOSを用いること
が必要となる。
第１図は本発明の電圧保護回路を示す概略図で
ある。 １０……電圧トランジエント保護回路、１２…
…入力端子、１４……出力端子、１６……共通端
子、２０……直列パスPNPトランジスタ（電子
的制御デバイス）、２０ａ，２０ｂ……２０のコ
レクタ、２２，２８……DMOS電界効果トラン
ジスタ（FET）、２４……PNPトランジスタ、２
４ａ，２４ｂ……２４のコレクタ、２６，３０，
３３，３４，３８，４０，５２，５８……抵抗、
３２，４２……NMOSFET、３６……センスコ
レクタ（sense collector）、４４……マルチコレ
クタトランジスタ、４６，４８，５０，６０……
ツエナーダイオード、５４……電流源、５６……
NPNトランジスタ。
ある。 １０……電圧トランジエント保護回路、１２…
…入力端子、１４……出力端子、１６……共通端
子、２０……直列パスPNPトランジスタ（電子
的制御デバイス）、２０ａ，２０ｂ……２０のコ
レクタ、２２，２８……DMOS電界効果トラン
ジスタ（FET）、２４……PNPトランジスタ、２
４ａ，２４ｂ……２４のコレクタ、２６，３０，
３３，３４，３８，４０，５２，５８……抵抗、
３２，４２……NMOSFET、３６……センスコ
レクタ（sense collector）、４４……マルチコレ
クタトランジスタ、４６，４８，５０，６０……
ツエナーダイオード、５４……電流源、５６……
NPNトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力端子１２と出力端子１４とを有し、負荷
に結合する出力を有するモノリシツク集積化保護
回路であつて、垂直PNPトランジスタ２０と、
制御回路と、第１２２および第２４２の電界効果
トランジスタと、感知回路３６，３８，４０と、
を具え、 前記垂直PNPトランジスタ２０は、夫々回路
の前記入力端子および出力端子に結合されたエミ
ツタおよびコレクタと、およびベースとを有し、
前記コレクタは、集積回路を具える基板の一部に
形成され、前記ベースは、集積回路のエピタキシ
ヤル領域に形成され、前記エミツタは、前記エピ
タキシヤル領域の一部に形成されるものであり、 前記制御回路は、前記エピタキシヤル領域に形
成され、集積回路の入力端子と垂直PNPトラン
ジスタのベースとの間に結合されて前記集積回路
の入力端子に印加される所定の閾値を超える外部
信号に応動して前記垂直PNPトランジスタの導
通を制御するものであり、前記制御回路は、エミ
ツタを前記集積回路の入力、ベース、第１２４ａ
及び第２２４ｂコレクタに結合させる前記垂直
PNPトランジスタと同様の導電率を有する第１
トランジスタ２４と、前記ベースおよび前記第１
トランジスタの第１コレクタに結合されて前記第
１コレクタからのコレクタ電流を調整する回路２
６，２８，３０，３２と、ゲートを前記第１トラ
ンジスタの前記第２コレクタに結合させ、ソース
を前記垂直PNPトランジスタのベースに結合さ
せ、ドレインを集積回路の共通端子１６に結合さ
せた第１の電界効果トランジスタ２２と、を具え
るものであり、 前記第２の電界効果トランジスタ４２は前記第
１の電界効果トランジスタの前記ゲートと前記共
通端子との間に結合されたドレイン−ソースと、
およびゲートとを有し、 前記感知回路３６，３８，４０は、前記垂直
PNPトランジスタの前記エミツタ領域と同様の
導電率を有する、前記垂直PNPトランジスタに
極めて接近している半導体材料の領域を具え、前
記垂直PNPトランジスタが飽和状態に駆動され
る時を感知して前記第２の電界効果トランジスタ
のゲートにフイードバツク信号を与え、前記第２
の電界効果トランジスタは導通状態になされた結
果、前記第１の電界効果トランジスタの導通状態
を制限し、その結果として、そのコレクタ電流に
関し前記垂直PNPトランジスタのベース電流ド
ライブを最小にし、それにより、前記基板を前記
エピタキシヤル層よりも高い正電位に維持する、
ものであることを特徴とする電圧トランジエント
保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/453,402 US4495536A (en) | 1982-12-27 | 1982-12-27 | Voltage transient protection circuit |
| US453,402 | 1982-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59136019A JPS59136019A (ja) | 1984-08-04 |
| JPH0580846B2 true JPH0580846B2 (ja) | 1993-11-10 |
Family
ID=23800435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243662A Granted JPS59136019A (ja) | 1982-12-27 | 1983-12-23 | 電圧トランジエント保護回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4495536A (ja) |
| EP (1) | EP0115002B1 (ja) |
| JP (1) | JPS59136019A (ja) |
| DE (1) | DE3379190D1 (ja) |
| HK (1) | HK23491A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158175A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | プレ−ナ型トランジスタ装置 |
| SE453784B (sv) * | 1986-07-04 | 1988-02-29 | Ericsson Telefon Ab L M | Krets |
| US4679112A (en) * | 1986-07-31 | 1987-07-07 | General Motors Corporation | Transistor protection circuit for automotive motor control applications |
| SE455146B (sv) * | 1986-10-28 | 1988-06-20 | Ericsson Telefon Ab L M | Spenningsskyddskrets |
| US4800331A (en) * | 1987-02-12 | 1989-01-24 | United Technologies Corporation | Linear current limiter with temperature shutdown |
| DE3706907C2 (de) * | 1987-03-04 | 1996-09-12 | Bosch Gmbh Robert | Spannungsreglervorstufe mit geringem Spannungsverlust sowie Spannungsregler mit einer solchen Vorstufe |
| US4799126A (en) * | 1987-04-16 | 1989-01-17 | Navistar International Transportation Corp. | Overload protection for D.C. circuits |
| GB2207315B (en) * | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
| CA1333189C (en) * | 1987-06-17 | 1994-11-22 | Toshiro Tojo | Protection circuit for battery feed circuit |
| US5031066A (en) * | 1989-06-21 | 1991-07-09 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | DC isolation and protection system and circuit |
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|---|---|
| EP0115002A3 (en) | 1985-11-21 |
| HK23491A (en) | 1991-04-04 |
| DE3379190D1 (en) | 1989-03-16 |
| EP0115002B1 (en) | 1989-02-08 |
| EP0115002A2 (en) | 1984-08-08 |
| US4495536A (en) | 1985-01-22 |
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