JPH0580974A - バツフアメモリ回路 - Google Patents
バツフアメモリ回路Info
- Publication number
- JPH0580974A JPH0580974A JP24186391A JP24186391A JPH0580974A JP H0580974 A JPH0580974 A JP H0580974A JP 24186391 A JP24186391 A JP 24186391A JP 24186391 A JP24186391 A JP 24186391A JP H0580974 A JPH0580974 A JP H0580974A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- data
- clock
- phase difference
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】非同期系で、シリアル信号を所定のタイムスロ
ットに出力する際に用いるバッファメモリ回路におい
て、伝播遅延時間を減らす。 【構成】入力信号の１フレーム単位のデータラッチクロ
ックと、それが０．５フレーム分時間シフトしたデータ
ラッチクロックを使い、入力信号を並列に別々のクロッ
クでラッチする。このデータを、出力側のラッチクロッ
クで一方のデータをラッチする。このときスリップ回路
が、ラッチタイミングからくる誤動作を防止する様にラ
ッチするデータを選択する。 【効果】ジッタの加わった信号でも誤動作することな
く、バッファメモリ回路内の伝搬遅延時間を最小にでき
る。
ットに出力する際に用いるバッファメモリ回路におい
て、伝播遅延時間を減らす。 【構成】入力信号の１フレーム単位のデータラッチクロ
ックと、それが０．５フレーム分時間シフトしたデータ
ラッチクロックを使い、入力信号を並列に別々のクロッ
クでラッチする。このデータを、出力側のラッチクロッ
クで一方のデータをラッチする。このときスリップ回路
が、ラッチタイミングからくる誤動作を防止する様にラ
ッチするデータを選択する。 【効果】ジッタの加わった信号でも誤動作することな
く、バッファメモリ回路内の伝搬遅延時間を最小にでき
る。
Description
【０００１】
【産業上の利用分野】本発明はバッファメモリ回路に関
し、特に互いに非同期な伝送路の接続に用いるバッファ
メモリ回路（非同期系バッファメモリ回路）に関する。
し、特に互いに非同期な伝送路の接続に用いるバッファ
メモリ回路（非同期系バッファメモリ回路）に関する。
【０００２】
【従来の技術】従来この種の非同期系バッファメモリ回
路は、ある伝送路上の信号、たとえば時分割多重された
ディジタル信号をそれを非同期の他の伝送路へ送出する
際に用いられるもので、ジッタののった信号でも正常動
作できるようになっている。従来のバッファメモリ回路
としては、図２（Ａ）に示す構成を有していた。
路は、ある伝送路上の信号、たとえば時分割多重された
ディジタル信号をそれを非同期の他の伝送路へ送出する
際に用いられるもので、ジッタののった信号でも正常動
作できるようになっている。従来のバッファメモリ回路
としては、図２（Ａ）に示す構成を有していた。
【０００３】図２（Ａ）では、例として８ビットを１フ
レームとするデータを、互いに非同期なＡ系からＢ系へ
変換する場合を示している。図２（Ａ）において、バッ
ファメモリ回路はＡ系からのシリアルデータを２フレー
ム幅のパラレルデータに変換するシリアル・パラレル変
換器（Ｓ／Ｐ）１と、Ｓ／Ｐ１の出力データをスリップ
回路５が発生する取り込みクロックＬＣのタイミングで
ラッチする第１のラッチ回路２と、第１のラッチ回路の
出力データをＢ系のクロックＬＣＢのタイミングでラッ
チする第２のラッチ回路３を、第２のラッチ回路３がラ
ッチしたパラレルデータをシリアルデータに変換してＢ
系伝送路へ出力するパラレル・シリアル変換回路４と、
Ａ系のラッチクロックＬＣＡおよびＬＣＡ′とＢ系のラ
ッチクロックＬＣＢを受け、予め定めた条件に従い、Ｌ
ＣＡ又はＬＣＡ′を取り込みクロックＬＣとして出力す
るスリップ回路５とから構成されている。
レームとするデータを、互いに非同期なＡ系からＢ系へ
変換する場合を示している。図２（Ａ）において、バッ
ファメモリ回路はＡ系からのシリアルデータを２フレー
ム幅のパラレルデータに変換するシリアル・パラレル変
換器（Ｓ／Ｐ）１と、Ｓ／Ｐ１の出力データをスリップ
回路５が発生する取り込みクロックＬＣのタイミングで
ラッチする第１のラッチ回路２と、第１のラッチ回路の
出力データをＢ系のクロックＬＣＢのタイミングでラッ
チする第２のラッチ回路３を、第２のラッチ回路３がラ
ッチしたパラレルデータをシリアルデータに変換してＢ
系伝送路へ出力するパラレル・シリアル変換回路４と、
Ａ系のラッチクロックＬＣＡおよびＬＣＡ′とＢ系のラ
ッチクロックＬＣＢを受け、予め定めた条件に従い、Ｌ
ＣＡ又はＬＣＡ′を取り込みクロックＬＣとして出力す
るスリップ回路５とから構成されている。
【０００４】次に、図２（Ｂ）を参照してこのバッファ
メモリ回路の動作を説明する。８ビットを１フレームと
する入力シリアルデータＤＡＴＡは、Ｓ／Ｐ１で２フレ
ーム幅、すなわち１６ビットのパラレルデータに変換さ
れる。このパラレルデータはスリップ回路５の発生する
取り込みクロックＬＣで第１のラッチ回路２にラッチさ
れる。スリップ回路５は、入力シリアルデータに同期
し、２フレームを１周期とするラッチクロックＬＣＡ、
ＬＣＡと半周期位相のずれたラッチクロックＬＣＡ′お
よび入力シリアルデータに非同期なＢ系のラッチクロッ
クＬＣＢとを受け、Ａ系ラッチクロックＬＣＡ，ＬＣ
Ａ′とＢ系ラッチクロックＬＣＢとの位相関係に従い、
ＬＣＡとＬＣＡ′の一方を取り込みクロックＬＣとして
発生する。これは、ＬＣＡとＬＣＢ間の位相差が３６０
°以上になるか０°以下になると、フレームの重複や欠
落が発生するためである。具体的にはＬＣＢとＬＣＡと
の位相差がある所定の範囲内になった時にはＬＣＡのか
わりにＬＣＡ′をＬＣとして発生し、逆にＬＣＢとＬＣ
Ａ′の位相差がある所定の範囲内になるとＬＣＡをＬＣ
とする。スリップ回路５は、位相比較器や論理ゲート等
で実現できる。取り込みクロックＬＣで第１のラッチ回
路２にラッチされたパラレルデータは、Ｂ系クロックＬ
ＣＢで第２のラッチ回路３にラッチされ、ＬＣＢに同期
したデータに変換される。Ｐ／Ｓ４は、第２のラッチ回
路３のラッチしたパラレルデータをシリアルデータに変
換し、Ｂ系伝送路へ出力する。ＬＣＡ，ＬＣＡ′，ＬＣ
Ｂは図示しないクロック発生手段により、各系の伝送路
クロックに分周、遅延等を行い発生する。このような従
来のバッファメモリ回路においては、ＬＣＡ，ＬＣＢと
もに２フレーム周期の構成であるため最大２フレームの
バッファメモリ回路による伝搬遅延が生じる。
メモリ回路の動作を説明する。８ビットを１フレームと
する入力シリアルデータＤＡＴＡは、Ｓ／Ｐ１で２フレ
ーム幅、すなわち１６ビットのパラレルデータに変換さ
れる。このパラレルデータはスリップ回路５の発生する
取り込みクロックＬＣで第１のラッチ回路２にラッチさ
れる。スリップ回路５は、入力シリアルデータに同期
し、２フレームを１周期とするラッチクロックＬＣＡ、
ＬＣＡと半周期位相のずれたラッチクロックＬＣＡ′お
よび入力シリアルデータに非同期なＢ系のラッチクロッ
クＬＣＢとを受け、Ａ系ラッチクロックＬＣＡ，ＬＣ
Ａ′とＢ系ラッチクロックＬＣＢとの位相関係に従い、
ＬＣＡとＬＣＡ′の一方を取り込みクロックＬＣとして
発生する。これは、ＬＣＡとＬＣＢ間の位相差が３６０
°以上になるか０°以下になると、フレームの重複や欠
落が発生するためである。具体的にはＬＣＢとＬＣＡと
の位相差がある所定の範囲内になった時にはＬＣＡのか
わりにＬＣＡ′をＬＣとして発生し、逆にＬＣＢとＬＣ
Ａ′の位相差がある所定の範囲内になるとＬＣＡをＬＣ
とする。スリップ回路５は、位相比較器や論理ゲート等
で実現できる。取り込みクロックＬＣで第１のラッチ回
路２にラッチされたパラレルデータは、Ｂ系クロックＬ
ＣＢで第２のラッチ回路３にラッチされ、ＬＣＢに同期
したデータに変換される。Ｐ／Ｓ４は、第２のラッチ回
路３のラッチしたパラレルデータをシリアルデータに変
換し、Ｂ系伝送路へ出力する。ＬＣＡ，ＬＣＡ′，ＬＣ
Ｂは図示しないクロック発生手段により、各系の伝送路
クロックに分周、遅延等を行い発生する。このような従
来のバッファメモリ回路においては、ＬＣＡ，ＬＣＢと
もに２フレーム周期の構成であるため最大２フレームの
バッファメモリ回路による伝搬遅延が生じる。
【０００５】
【発明が解決しようとする課題】上述した従来のバッフ
ァメモリ回路においては、１つのデータラッチ回路２に
対して半周期の位相差を有する２つのラッチクロックＬ
ＣＡおよびＬＣＡ′を切り替えて用いていたため、フレ
ームの切断をなくすためにはラッチクロックを２フレー
ム周期にする必要があった。このため、Ａ系，Ｂ系ラッ
チクロック間の位相差により、最大約２フレームもの伝
搬遅延が生じる。このように大きな遅延は、たとえばネ
ットワークを構築する際問題となる。
ァメモリ回路においては、１つのデータラッチ回路２に
対して半周期の位相差を有する２つのラッチクロックＬ
ＣＡおよびＬＣＡ′を切り替えて用いていたため、フレ
ームの切断をなくすためにはラッチクロックを２フレー
ム周期にする必要があった。このため、Ａ系，Ｂ系ラッ
チクロック間の位相差により、最大約２フレームもの伝
搬遅延が生じる。このように大きな遅延は、たとえばネ
ットワークを構築する際問題となる。
【０００６】
【課題を解決するための手段】本発明の目的は、伝搬遅
延が少なく、かつ誤動作しないバッファメモリ回路を提
供することにある。このため本発明においては、Ａ系，
Ｂ系のラッチクロックを１フレーム周期にするととも
に、シリアル・パラレル変換され入力シリアルデータを
フレームに同期した第１のＡ系ラッチクロックで、ラッ
チする第１のラッチ回路手段と、第１のラッチクロック
と半周期ずれた第２のラッチクロックで、第１のラッチ
回路のラッチしたパラレルデータをラッチする第２のラ
ッチ手段と、第１および第２のラッチクロックとＢ系ラ
ッチクロックとの位相差に応じて第１および第２のラッ
チ回路手段の一方のラッチデータを選択する手段を設
け、上記目的を達成している。
延が少なく、かつ誤動作しないバッファメモリ回路を提
供することにある。このため本発明においては、Ａ系，
Ｂ系のラッチクロックを１フレーム周期にするととも
に、シリアル・パラレル変換され入力シリアルデータを
フレームに同期した第１のＡ系ラッチクロックで、ラッ
チする第１のラッチ回路手段と、第１のラッチクロック
と半周期ずれた第２のラッチクロックで、第１のラッチ
回路のラッチしたパラレルデータをラッチする第２のラ
ッチ手段と、第１および第２のラッチクロックとＢ系ラ
ッチクロックとの位相差に応じて第１および第２のラッ
チ回路手段の一方のラッチデータを選択する手段を設
け、上記目的を達成している。
【０００７】
【実施例】次に、図面を参照して、本発明を説明する。
図１（Ａ）は、本発明の一実施例を示すブロック図であ
る。図１（Ａ）においては、図２（Ａ）と同様、１フレ
ーム８ビットの入力シリアルデータをＡ系から非同期な
Ｂ系へ変換するバッファメモリ回路を示している。バッ
ファメモリ回路は、シリアル・パラレル変換回路（Ｓ／
Ｐ）１１と、第１〜第３のデータラッチ回路１２，１３
および１５と、セレクタ１４と、スリップ回路１７と、
パラレル・シリアル変換回路（Ｐ／Ｓ）１６とから構成
されている。Ｓ／Ｐ１１は、入力シリアルデータを１フ
レーム幅のパラレルデータに変換し、パラレルデータと
して出力する。第１のラッチ回路１２は、パラレルデー
タをフレームに同期した第１のＡ系ラッチクロックＬＣ
Ａでラッチし、第１のラッチデータとして出力する。第
２のラッチ回路１３は、第１のラッチデータを、第１の
Ａ系ラッチクロックＬＣＡと半周期位相差を有する第２
のＡ系ラッチクロックＬＣＡ′でラッチして第２のラッ
チデータとして出力する。また、セレクタ１４は、選択
信号Ａに従って、第１及び第２のラッチデータのうち一
方を選択ラッチデータとして出力する。第３のデータラ
ッチ回路１５は、セレクタからの選択ラッチデータを、
Ｂ系ラッチクロックＬＣＢでラッチし、第３のラッチデ
ータとして出力する。Ｐ／Ｓ１６は、第３のラッチデー
タをシリアルデータに変換し、Ｂ系のシリアルデータと
して出力する。
図１（Ａ）は、本発明の一実施例を示すブロック図であ
る。図１（Ａ）においては、図２（Ａ）と同様、１フレ
ーム８ビットの入力シリアルデータをＡ系から非同期な
Ｂ系へ変換するバッファメモリ回路を示している。バッ
ファメモリ回路は、シリアル・パラレル変換回路（Ｓ／
Ｐ）１１と、第１〜第３のデータラッチ回路１２，１３
および１５と、セレクタ１４と、スリップ回路１７と、
パラレル・シリアル変換回路（Ｐ／Ｓ）１６とから構成
されている。Ｓ／Ｐ１１は、入力シリアルデータを１フ
レーム幅のパラレルデータに変換し、パラレルデータと
して出力する。第１のラッチ回路１２は、パラレルデー
タをフレームに同期した第１のＡ系ラッチクロックＬＣ
Ａでラッチし、第１のラッチデータとして出力する。第
２のラッチ回路１３は、第１のラッチデータを、第１の
Ａ系ラッチクロックＬＣＡと半周期位相差を有する第２
のＡ系ラッチクロックＬＣＡ′でラッチして第２のラッ
チデータとして出力する。また、セレクタ１４は、選択
信号Ａに従って、第１及び第２のラッチデータのうち一
方を選択ラッチデータとして出力する。第３のデータラ
ッチ回路１５は、セレクタからの選択ラッチデータを、
Ｂ系ラッチクロックＬＣＢでラッチし、第３のラッチデ
ータとして出力する。Ｐ／Ｓ１６は、第３のラッチデー
タをシリアルデータに変換し、Ｂ系のシリアルデータと
して出力する。
【０００８】次に、図１（Ｂ）を併せて参照し、動作を
説明する。Ａ系の入力シリアルデータは、Ｓ／Ｐ１１で
８ビット幅に展開され、１フレームごとのパラレルデー
タに変換される。パラレルデータはまずＬＣＡで第１の
データラッチ回路１２にラッチされた後、さらに半周期
遅れたＬＣＡ′で第２のデータラッチ回路１３にラッチ
される。この結果、第１及び第２のデータラッチ回路に
は、フレームの切り替わるタイミングが半フレーム周期
ずれたパラレルデータである、第１及び第２のラッチデ
ータＤ０およびＤ１が得られる。この第１及び第２のラ
ッチデータを、ＬＣＡおよびＬＣＡ′とＬＣＢとの位相
差に応じてセレクタ１４で選択し、第３のデータラッチ
回路１５へ供給する。第３のデータラッチ回路１５は、
選択ラッチデータをＬＣＢでラッチする。この時点で、
データはＬＣＢに同期する。第３のラッチデータはＰ／
Ｓ１６でシリアルデータに戻され、Ｂ系伝送路へ出力さ
れる。スリップ回路１７は、ＬＣＡ，ＬＣＡ′とＬＣＢ
の位相差に応じ、選択信号Ａを発生する。すなわち、Ｌ
ＣＢとＬＣＡの位相差が所定の範囲以内になった場合は
第２のラッチデータＤ１を、ＬＣＢとＬＣＡ′の位相差
が所定の範囲以内になった場合は第１のラッチデータを
それぞれ選択するよう、セレクタ１４に選択信号Ａを供
給する。このように、予め２つのＡ系ラッチクロックで
ラッチしたデータを用意しておき、Ｂ系ラッチクロック
との位相差に応じて切り替えることによって、ラッチク
ロックの周期を１フレームにでき、バッファメモリ回路
における伝搬遅延を最大で１フレームにすることができ
る。
説明する。Ａ系の入力シリアルデータは、Ｓ／Ｐ１１で
８ビット幅に展開され、１フレームごとのパラレルデー
タに変換される。パラレルデータはまずＬＣＡで第１の
データラッチ回路１２にラッチされた後、さらに半周期
遅れたＬＣＡ′で第２のデータラッチ回路１３にラッチ
される。この結果、第１及び第２のデータラッチ回路に
は、フレームの切り替わるタイミングが半フレーム周期
ずれたパラレルデータである、第１及び第２のラッチデ
ータＤ０およびＤ１が得られる。この第１及び第２のラ
ッチデータを、ＬＣＡおよびＬＣＡ′とＬＣＢとの位相
差に応じてセレクタ１４で選択し、第３のデータラッチ
回路１５へ供給する。第３のデータラッチ回路１５は、
選択ラッチデータをＬＣＢでラッチする。この時点で、
データはＬＣＢに同期する。第３のラッチデータはＰ／
Ｓ１６でシリアルデータに戻され、Ｂ系伝送路へ出力さ
れる。スリップ回路１７は、ＬＣＡ，ＬＣＡ′とＬＣＢ
の位相差に応じ、選択信号Ａを発生する。すなわち、Ｌ
ＣＢとＬＣＡの位相差が所定の範囲以内になった場合は
第２のラッチデータＤ１を、ＬＣＢとＬＣＡ′の位相差
が所定の範囲以内になった場合は第１のラッチデータを
それぞれ選択するよう、セレクタ１４に選択信号Ａを供
給する。このように、予め２つのＡ系ラッチクロックで
ラッチしたデータを用意しておき、Ｂ系ラッチクロック
との位相差に応じて切り替えることによって、ラッチク
ロックの周期を１フレームにでき、バッファメモリ回路
における伝搬遅延を最大で１フレームにすることができ
る。
【０００９】
【発明の効果】以上説明したように、本発明のバッファ
メモリ回路においては、入力データに同期したラッチク
ロックを半周期位相差を有するラッチクロックのそれぞ
れに対応するラッチ回路を設け、出力系ラッチクロック
との位相差に応じて一方のラッチ出力を出力系ラッチク
ロックでラッチすることにより、入力データの１フレー
ム周期のラッチクロックが使用でき、伝搬遅延を１フレ
ーム以下に抑制できる効果がある。
メモリ回路においては、入力データに同期したラッチク
ロックを半周期位相差を有するラッチクロックのそれぞ
れに対応するラッチ回路を設け、出力系ラッチクロック
との位相差に応じて一方のラッチ出力を出力系ラッチク
ロックでラッチすることにより、入力データの１フレー
ム周期のラッチクロックが使用でき、伝搬遅延を１フレ
ーム以下に抑制できる効果がある。
【図１】（Ａ）は本発明の一実施例を示すブロック図。 （Ｂ）は図１（Ａ）各部の波形図。
【図２】（Ａ）は従来例を示すブロック図。 （Ｂ）は図２（Ａ）各部の波形図。
１，１１ シリアル・パラレル変換回路 ２，３，１２，１３，１５ データラッチ回路 ４，１６ パラレル・シリアル変換回路 ５，１７ スリップ回路 １４ セレクタ
Claims (2)
- 【請求項１】 入力クロックに同期して入力される、複
数のフレームからなる入力シリアルデータを、前記入力
クロックと非同期な出力クロックに同期した出力シリア
ルデータとして出力するバッファメモリ回路において、 前記入力シリアルデータを、前記フレーム単位でパラレ
ルデータに変換し、フレームデータとして出力するシリ
アル・パラレル変換手段と、 前記フレームデータを、前記フレームに同期した第１の
ラッチクロックでラッチし、第１のラッチデータとして
出力する第１のラッチ手段と、 前記第１のラッチデータを、前記第１のラッチクロック
と同周期で、１８０度の位相差を有する第２のラッチク
ロックでラッチする第２のラッチ手段と、 前記第１及び第２のラッチクロックと、前記出力クロッ
クに同期した前記第１のラッチクロックと同周期の第３
のラッチクロックとを受け、前記第３のラッチクロック
と前記第１及び第２のラッチクロックとの位相差に応じ
て前記第１及び第２のラッチデータのうち一方を選択
し、選択ラッチデータとして出力する制御手段と、 前記選択ラッチデータを、前記第３のラッチクロックで
ラッチし、第３のラッチデータとして出力する第３のラ
ッチ手段と、 前記第３のラッチデータをシリアルデータに変換し、前
記出力シリアルデータとして出力するパラレル・シリア
ル変換手段とから構成されることを特徴とするバッファ
メモリ回路。 - 【請求項２】 前記制御手段が、前記第３のラッチクロ
ックと前記第１のラッチクロックとの位相差を第１の位
相差として、前記第３のラッチクロックと前記第２のラ
ッチクロックとの位相差を第２の位相差として検出し、
前記第１及び第２の位相差に対応した選択信号を発生す
る位相差検出手段と、 前記第１及び第２のラッチデータを受け、前記選択信号
に応じて前記第１及び第２のラッチデータのうち一方を
前記選択ラッチデータとして出力する選択手段とから構
成されることを特徴とする請求項１記載のバッファメモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24186391A JPH0580974A (ja) | 1991-09-20 | 1991-09-20 | バツフアメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24186391A JPH0580974A (ja) | 1991-09-20 | 1991-09-20 | バツフアメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580974A true JPH0580974A (ja) | 1993-04-02 |
Family
ID=17080648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24186391A Pending JPH0580974A (ja) | 1991-09-20 | 1991-09-20 | バツフアメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580974A (ja) |
-
1991
- 1991-09-20 JP JP24186391A patent/JPH0580974A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5022057A (en) | Bit synchronization circuit | |
| US7366821B2 (en) | High-speed memory system | |
| JPH05289770A (ja) | 同期装置及び同期方法 | |
| US6031886A (en) | Digital phase alignment apparatus in consideration of metastability | |
| JP2831070B2 (ja) | 異種信号変換方法及び装置 | |
| JP2001211228A (ja) | 電話端末装置 | |
| US4635249A (en) | Glitchless clock signal control circuit for a duplicated system | |
| JPH0580974A (ja) | バツフアメモリ回路 | |
| US7134038B2 (en) | Communication clocking conversion techniques | |
| US5903543A (en) | Apparatus and method of preventing cell data loss during clock switching | |
| US5282210A (en) | Time-division-multiplexed data transmission system | |
| WO2004040835A1 (ja) | データ処理回路 | |
| JPS6386630A (ja) | 並列伝送路におけるフレ−ム同期方式 | |
| JP3288192B2 (ja) | 同期クロック回路 | |
| JP2609834B2 (ja) | リングネットワークにおけるクロック切替方法 | |
| JPH08237235A (ja) | ディジタル通信システム | |
| JP2872036B2 (ja) | 速度変換装置 | |
| JPH0685801A (ja) | 信号伝送方式 | |
| JP2918943B2 (ja) | 位相同期回路 | |
| JP2730519B2 (ja) | スタッフ同期回路 | |
| JPH1168726A (ja) | クロック切替え回路 | |
| JPH0329433A (ja) | フレーム同期回路 | |
| JP2806683B2 (ja) | プレジオクロナス／ドップラーバッファ | |
| JPH10145344A (ja) | ビット位相同期回路 | |
| JPH0611133B2 (ja) | フレ−ム位相制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000718 |