JPH0581079A - ソフトウエア暴走防止方式 - Google Patents
ソフトウエア暴走防止方式Info
- Publication number
- JPH0581079A JPH0581079A JP3114347A JP11434791A JPH0581079A JP H0581079 A JPH0581079 A JP H0581079A JP 3114347 A JP3114347 A JP 3114347A JP 11434791 A JP11434791 A JP 11434791A JP H0581079 A JPH0581079 A JP H0581079A
- Authority
- JP
- Japan
- Prior art keywords
- nmi
- maskable interrupt
- circuit
- buffer circuit
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002265 prevention Effects 0.000 claims description 5
- 239000013256 coordination polymer Substances 0.000 claims description 3
- 230000006378 damage Effects 0.000 abstract 2
- 230000000873 masking effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000009225 memory damage Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 ＮＭＩ端子を持つＣＰＵにおいて、ＮＭＩ無
効化中にプログラムの暴走が発生しても、強制的にＮＭ
Ｉを受け付け許可とする。 【構成】 ＮＭＩ無効化中にプログラムの暴走が発生
し、ＮＭＩが受け付け不許可となっても、ウォッチドッ
クタイマ１０がタイムアウトを起こし、バッファ回路１
３の出力がハイレベルとなり、論理積回路３の出力もハ
イレベルとなり、ＣＰＵ４のＮＭＩ端子が有効化され
る。
効化中にプログラムの暴走が発生しても、強制的にＮＭ
Ｉを受け付け許可とする。 【構成】 ＮＭＩ無効化中にプログラムの暴走が発生
し、ＮＭＩが受け付け不許可となっても、ウォッチドッ
クタイマ１０がタイムアウトを起こし、バッファ回路１
３の出力がハイレベルとなり、論理積回路３の出力もハ
イレベルとなり、ＣＰＵ４のＮＭＩ端子が有効化され
る。
Description
【０００１】
【産業上の利用分野】本発明は、ソフトウェア暴走防止
方式に関し、特に、システムのＯＳルーチン等でＮＭＩ
（Ｎｏｎ Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ；マ
スク不可能割り込み）を強制的に外付けＨ／Ｗ等でマス
クした場合に発生する暴走等を防止するソフトウェア暴
走防止方式に関する。
方式に関し、特に、システムのＯＳルーチン等でＮＭＩ
（Ｎｏｎ Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ；マ
スク不可能割り込み）を強制的に外付けＨ／Ｗ等でマス
クした場合に発生する暴走等を防止するソフトウェア暴
走防止方式に関する。
【０００２】
【従来の技術】一般にＣＰＵは、マスク可能な割り込み
端子およびマスク不可能な割り込み端子を持ち、マスク
可能な前者は、ＣＰＵの具備する命令セットで意図的に
プログラム中でマスクすることが可能である。
端子およびマスク不可能な割り込み端子を持ち、マスク
可能な前者は、ＣＰＵの具備する命令セットで意図的に
プログラム中でマスクすることが可能である。
【０００３】これに対して、マスク不可能な後者は、命
令セットではマスクすることが通常許されておらず、Ｃ
ＰＵの外側（外付け）の回路等でＮＭＩの入力端子をＩ
／Ｏ命令等でマスク（無効化）する方法をとってから、
命令セットでマスクすることが行われている。
令セットではマスクすることが通常許されておらず、Ｃ
ＰＵの外側（外付け）の回路等でＮＭＩの入力端子をＩ
／Ｏ命令等でマスク（無効化）する方法をとってから、
命令セットでマスクすることが行われている。
【０００４】したがって、ＯＳ等のスタックを操作する
時や、その他の割り込みを一切禁止する必要のあるルー
チンの前後に、ＮＭＩ無効化→マスカブル割り込みのマ
スク命令→割り込まれると困るルーチン→マスカブル割
り込みのマスク解除命令→ＮＭＩを再び有効化するＩ／
Ｏ命令といった具合にプログラムを設計するのが一般的
となっている。
時や、その他の割り込みを一切禁止する必要のあるルー
チンの前後に、ＮＭＩ無効化→マスカブル割り込みのマ
スク命令→割り込まれると困るルーチン→マスカブル割
り込みのマスク解除命令→ＮＭＩを再び有効化するＩ／
Ｏ命令といった具合にプログラムを設計するのが一般的
となっている。
【０００５】
【発明が解決しようとする課題】上述した従来の技術
は、図２に示すように、もし、Ｃでパリティエラーが発
生した場合（ただし、パリティエラーはＮＭＩとする）
は、もちろん、ＯＳへは通知されないが、ＣでＨ／Ｗの
不具合で暴走が発生した場合は、Ｃからどこか別の番地
へ飛ぶ場合があり、ＮＭＩおよびマスカブル割り込みを
すべてマスクしたまま、メモリを破壊する恐れがある。
は、図２に示すように、もし、Ｃでパリティエラーが発
生した場合（ただし、パリティエラーはＮＭＩとする）
は、もちろん、ＯＳへは通知されないが、ＣでＨ／Ｗの
不具合で暴走が発生した場合は、Ｃからどこか別の番地
へ飛ぶ場合があり、ＮＭＩおよびマスカブル割り込みを
すべてマスクしたまま、メモリを破壊する恐れがある。
【０００６】すなわち、ＣＰＵに対する外部端子からの
割り込みを一切禁止した状態では、仮に、Ｈ／Ｗの故障
等でＣＰＵがフェッチした命令が未実装エリアへのジャ
ンプ命令の場合、パリティエラーも発生せず、暴走の歯
止めがきかず、パリティエラー発生直後のメモリの状態
（内容）は保存されず、また、暴走による二次的、三次
的なエラー現象におちいるという問題点がある。
割り込みを一切禁止した状態では、仮に、Ｈ／Ｗの故障
等でＣＰＵがフェッチした命令が未実装エリアへのジャ
ンプ命令の場合、パリティエラーも発生せず、暴走の歯
止めがきかず、パリティエラー発生直後のメモリの状態
（内容）は保存されず、また、暴走による二次的、三次
的なエラー現象におちいるという問題点がある。
【０００７】本発明の目的は、このような欠点を除去し
たソフトウェア暴走防止方式を提供することにある。
たソフトウェア暴走防止方式を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、マスク不可能
割り込みの有効・無効状態を出力するバッファ回路と、
バッファ回路の出力と、マスク不可能割り込み要因との
論理積をとり、マスク不可能割り込み端子を有するＣＰ
Ｕのマスク不可能割り込みを有効化・無効化する論理積
回路と、マスク不可能割り込みが無効化された後にマス
ク不可能割り込みが有効化されなかった場合に、強制的
に有効化するための信号をバッファ回路のイネーブル信
号入力端子に対して出力するウォッチドックタイマとを
備えることを特徴としている。
割り込みの有効・無効状態を出力するバッファ回路と、
バッファ回路の出力と、マスク不可能割り込み要因との
論理積をとり、マスク不可能割り込み端子を有するＣＰ
Ｕのマスク不可能割り込みを有効化・無効化する論理積
回路と、マスク不可能割り込みが無効化された後にマス
ク不可能割り込みが有効化されなかった場合に、強制的
に有効化するための信号をバッファ回路のイネーブル信
号入力端子に対して出力するウォッチドックタイマとを
備えることを特徴としている。
【０００９】また、本発明によれば、ウォッチドックタ
イマにウォッチドックタイマのカウントスタート用のト
リガ信号を出力するフリップフロップを備えるのが好適
である。
イマにウォッチドックタイマのカウントスタート用のト
リガ信号を出力するフリップフロップを備えるのが好適
である。
【００１０】さらに、本発明によれば、ｎ個のマスク不
可能割り込み要因の１つを論理積回路に出力する論理和
回路を備えるのが望ましい。
可能割り込み要因の１つを論理積回路に出力する論理和
回路を備えるのが望ましい。
【００１１】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１２】図１は、本発明の一実施例を示すブロック
図である。
図である。
【００１３】１はｎ個（ｎ＝１，２，３・・・の自然
数）のＮＭＩ要因であり、有効極牲はハイレベル（ＴＴ
Ｌレベルの“Ｈ”）とする。２は論理和回路であり、ｎ
個のＮＭＩ要因が入力される。入力されたＮＭＩ要因の
うち１つでもハイレベルが入力された場合に、論理和回
路２の出力もハイレベルとなる。３は論理積回路であ
り、後述のバッファ回路１３の出力に依存し、バッファ
回路１３の出力がローレベル（ＴＴＬレベルの“Ｌ”）
の場合、論理積回路３の出力もローレベルとなり、ＣＰ
Ｕ４のＮＭＩ入力端子（アクティブ極牲はハイとする）
が無効化される。
数）のＮＭＩ要因であり、有効極牲はハイレベル（ＴＴ
Ｌレベルの“Ｈ”）とする。２は論理和回路であり、ｎ
個のＮＭＩ要因が入力される。入力されたＮＭＩ要因の
うち１つでもハイレベルが入力された場合に、論理和回
路２の出力もハイレベルとなる。３は論理積回路であ
り、後述のバッファ回路１３の出力に依存し、バッファ
回路１３の出力がローレベル（ＴＴＬレベルの“Ｌ”）
の場合、論理積回路３の出力もローレベルとなり、ＣＰ
Ｕ４のＮＭＩ入力端子（アクティブ極牲はハイとする）
が無効化される。
【００１４】５はフリップフロップであり、６はフリッ
プフロップ５のデータ入力端子であり、７はクロックパ
ルス入力端子であり、８はフリップフロップ５を初期化
およびＮＭＩを無効化するためのマスタリセット端子で
あり、９はプルアップ抵抗である。
プフロップ５のデータ入力端子であり、７はクロックパ
ルス入力端子であり、８はフリップフロップ５を初期化
およびＮＭＩを無効化するためのマスタリセット端子で
あり、９はプルアップ抵抗である。
【００１５】１０はウォッチドックタイマであり、フリ
ップフロップ５の出力がウォッチドックタイマ１０のカ
ウントスタート用のトリガ信号として使用される。アク
ティブ極牲（タイマをスタートさせる極牲）はローレベ
ルとする。ウォッチドックタイマ１０は、フリップフロ
ップ５の出力を後述のバッファ回路１３で出力コントロ
ールするためのイネーブル制御信号を出力する。
ップフロップ５の出力がウォッチドックタイマ１０のカ
ウントスタート用のトリガ信号として使用される。アク
ティブ極牲（タイマをスタートさせる極牲）はローレベ
ルとする。ウォッチドックタイマ１０は、フリップフロ
ップ５の出力を後述のバッファ回路１３で出力コントロ
ールするためのイネーブル制御信号を出力する。
【００１６】１１はライトコマンド入力端子であり、ウ
ォッチドックタイマ起動後、タイムアウト前に（タイマ
値は、図２のＣの区間のプログラム実行時間＋α時間と
する）ＯＳ自身でマスクを解除する時のＩ／Ｏ命令（Ｉ
／Ｏライト）を入力する端子（タイマの無効化）であ
る。１２はウォッチドックタイマカウント用のクロック
入力端子である。
ォッチドックタイマ起動後、タイムアウト前に（タイマ
値は、図２のＣの区間のプログラム実行時間＋α時間と
する）ＯＳ自身でマスクを解除する時のＩ／Ｏ命令（Ｉ
／Ｏライト）を入力する端子（タイマの無効化）であ
る。１２はウォッチドックタイマカウント用のクロック
入力端子である。
【００１７】１３はバッファ回路であり、１４はイネー
ブル制御信号入力端子である。１５はプルアップ抵抗で
あり、ウォッチドックタイマ１０の出力がハイレベルの
とき、バッファ回路１３の出力側がハイインピーダンス
状態となることを防ぐ。
ブル制御信号入力端子である。１５はプルアップ抵抗で
あり、ウォッチドックタイマ１０の出力がハイレベルの
とき、バッファ回路１３の出力側がハイインピーダンス
状態となることを防ぐ。
【００１８】次に、本実施例の動作について説明する。
【００１９】図１の論理和回路２には、ｎ個のＮＭＩ要
因１が入力されている。ここで、ＯＳ等のプログラムに
おいてスタックエリア等を操作するルーチンを実行する
と仮定し、これを図２を用いて説明する。
因１が入力されている。ここで、ＯＳ等のプログラムに
おいてスタックエリア等を操作するルーチンを実行する
と仮定し、これを図２を用いて説明する。
【００２０】Ａにおいて「ＮＭＩ信号をＣＰＵの直前で
Ｈ／Ｗでマスク」とあるが、これは、フリップフロップ
５のデータ入力端子（データバスのうち１本が通常接続
される）６をローレベル状態にし、このローレベルに対
してセットアップを満足するコマンドパルスを入力する
ことを意味する。これにより、フリップフロップ５の出
力はハイレベルとなると同時に、ウォッチドックタイマ
１０の起動を開始させる。この時、ウォッチドックタイ
マ１０の出力はローレベルとなっており、タイマのカウ
ントが終了後にハイレベルとなるものとする（ハイレベ
ルの状態でバッファ回路１３の出力側はハイインピーダ
ンス状態になる）。
Ｈ／Ｗでマスク」とあるが、これは、フリップフロップ
５のデータ入力端子（データバスのうち１本が通常接続
される）６をローレベル状態にし、このローレベルに対
してセットアップを満足するコマンドパルスを入力する
ことを意味する。これにより、フリップフロップ５の出
力はハイレベルとなると同時に、ウォッチドックタイマ
１０の起動を開始させる。この時、ウォッチドックタイ
マ１０の出力はローレベルとなっており、タイマのカウ
ントが終了後にハイレベルとなるものとする（ハイレベ
ルの状態でバッファ回路１３の出力側はハイインピーダ
ンス状態になる）。
【００２１】以上のように、図２のＡのＩ／Ｏ命令で上
記動作が発生し、かつ、論理積回路３の出力はローレベ
ル状態となり、ｎ個のＮＭＩ要因１の１つがハイレベル
になったとしても、ＣＰＵ４へはＮＭＩ通知がされない
ことになる。
記動作が発生し、かつ、論理積回路３の出力はローレベ
ル状態となり、ｎ個のＮＭＩ要因１の１つがハイレベル
になったとしても、ＣＰＵ４へはＮＭＩ通知がされない
ことになる。
【００２２】次に、図２に戻り、Ｂでマスカブル割り込
み命令を実行する。こうなると、ＣＰＵ４への外部端子
による割り込みはすべて禁止されることになる。この状
態でＣにおいて命令を実行中、Ｈ／Ｗの不具合等でプロ
グラムが暴走した場合、本来、ＤおよびＥによってＡお
よびＢの命令を解除すべきものが、解除不可能となって
しまう。
み命令を実行する。こうなると、ＣＰＵ４への外部端子
による割り込みはすべて禁止されることになる。この状
態でＣにおいて命令を実行中、Ｈ／Ｗの不具合等でプロ
グラムが暴走した場合、本来、ＤおよびＥによってＡお
よびＢの命令を解除すべきものが、解除不可能となって
しまう。
【００２３】このように、本実施例は、上記のようにＣ
で暴走が発生した時に、あらかじめＡ〜Ｅの時間＋α時
間の時間値をウォッチドックタイマ１０にセットしてお
き、Ａの実行と同時にウォッチドックタイマ１０をスタ
ートさせ、暴走してＤおよびＥが実行されなくとも、ウ
ォッチドックタイマ１０がタイムアウトを起こし、すな
わち、ウォッチドックタイマ１０の出力がハイレベルと
なり、バッファ回路１３の出力はプルアップ抵抗１５に
よりハイレベルに戻るため、マスクされていたＮＭＩが
受け付け許可となり、暴走によるエラー等をより早くＣ
ＰＵ４に通知することができる。
で暴走が発生した時に、あらかじめＡ〜Ｅの時間＋α時
間の時間値をウォッチドックタイマ１０にセットしてお
き、Ａの実行と同時にウォッチドックタイマ１０をスタ
ートさせ、暴走してＤおよびＥが実行されなくとも、ウ
ォッチドックタイマ１０がタイムアウトを起こし、すな
わち、ウォッチドックタイマ１０の出力がハイレベルと
なり、バッファ回路１３の出力はプルアップ抵抗１５に
よりハイレベルに戻るため、マスクされていたＮＭＩが
受け付け許可となり、暴走によるエラー等をより早くＣ
ＰＵ４に通知することができる。
【００２４】
【発明の効果】以上説明したように本発明は、ＣＰＵの
ＮＭＩ端子をＨ／Ｗでマスクすることができるシステム
において、ＮＭＩマスク中にプログラムの暴走が発生し
ても、ウォッチドックタイマを使用することでマスクの
かけ放し状態をなくし、暴走によるメモリ破壊を最少限
に抑えることができるという効果がある。
ＮＭＩ端子をＨ／Ｗでマスクすることができるシステム
において、ＮＭＩマスク中にプログラムの暴走が発生し
ても、ウォッチドックタイマを使用することでマスクの
かけ放し状態をなくし、暴走によるメモリ破壊を最少限
に抑えることができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のＣＰＵのＮＭＩ入力端子をＨ／Ｗでマス
クし、かつＣＰＵの命令セットでマスクし、プログラム
を実行させる概略フローチャートである。
クし、かつＣＰＵの命令セットでマスクし、プログラム
を実行させる概略フローチャートである。
１ ｎ個のＮＭＩ要因 ２ 論理和回路 ３ 論理積回路 ４ ＣＰＵ ５ フリップフロップ ６ データ入力端子 ７ クロックパルス入力端子 ８ マスタリセット端子 ９，１５ プルアップ抵抗 １０ ウォッチドックタイマ １１ ライトコマンド入力端子 １２ クロック入力端子 １３ バッファ回路 １４ イネーブル制御信号入力端子
Claims (3)
- 【請求項１】マスク不可能割り込みの有効・無効状態を
出力するバッファ回路と、 バッファ回路の出力と、マスク不可能割り込み要因との
論理積をとり、マスク不可能割り込み端子を有するＣＰ
Ｕのマスク不可能割り込みを有効化・無効化する論理積
回路と、 マスク不可能割り込みが無効化された後にマスク不可能
割り込みが有効化されなかった場合に、強制的に有効化
するための信号をバッファ回路のイネーブル信号入力端
子に対して出力するウォッチドックタイマとを備えるこ
とを特徴とするソフトウェア暴走防止方式。 - 【請求項２】ウォッチドックタイマにウォッチドックタ
イマのカウントスタート用のトリガ信号を出力するフリ
ップフロップを備えた請求項１記載のソフトウェア暴走
防止方式。 - 【請求項３】ｎ個のマスク不可能割り込み要因の１つを
論理積回路に出力する論理和回路を備えた請求項１また
は２記載のソフトウェア暴走防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114347A JPH0581079A (ja) | 1991-05-20 | 1991-05-20 | ソフトウエア暴走防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114347A JPH0581079A (ja) | 1991-05-20 | 1991-05-20 | ソフトウエア暴走防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581079A true JPH0581079A (ja) | 1993-04-02 |
Family
ID=14635487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114347A Pending JPH0581079A (ja) | 1991-05-20 | 1991-05-20 | ソフトウエア暴走防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581079A (ja) |
-
1991
- 1991-05-20 JP JP3114347A patent/JPH0581079A/ja active Pending
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