JPH0581122A

JPH0581122A - メモリのパーシヤル・ライト制御方式

Info

Publication number: JPH0581122A
Application number: JP24162791A
Authority: JP
Inventors: Masahiro Nakada; 昌弘中田
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1991-09-20
Filing date: 1991-09-20
Publication date: 1993-04-02

Abstract

(57)【要約】【目的】本発明は、パーシャル・ライトが行われると
き、高速記憶を可能とするメモリのパーシャル・ライト
制御方式を提供することを目的としている。【構成】ライト・データ作成部１１を備え、メモリ２
から読み出されたデータの一部に変更を加え、その変更
後のデータを当該メモリ２の同一アドレスに書き込ませ
る制御を行うメモリのパーシャル・ライト制御方式にお
いて、ライト・データ作成部１１で作成されたデータを
格納するライト・データ・バッファ１２と、当該ライト
・データ・バッファ１２に格納されたデータと上記メモ
リ２から読み出されたデータとを選択するセレクタ１３
と、上記ライト・データのアドレスを格納するライト・
アドレス・バッファ１４と、ライト・データのアドレス
を比較するアドレス比較部１５と、上記セレクタ１３を
制御するタイミング制御部１６とを備え構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリのパーシャル・
ライト制御方式、特にパーシャル・ライトを行うためメ
モリから読み出されたデータに対しその一部が変更され
たデータをその同一アドレスに再度書き込む方式のメモ
リのパーシャル・ライト制御方式において、前に書き込
まれたパーシャル・ライトのデータをメモリから読み出
すことなく上記の一部変更されたデータをその同一アド
レスに書き込むようにしたメモリのパーシャル・ライト
制御方式に関するものである。

【０００２】

【従来の技術】従来のメモリのパーシャル・ライト制御
方式は、図７、図９に示されている構成で次の様にして
パーシャル・ライトが行われていた。

【０００３】図７において、例えばメモリ２のアドレス
「ＡＤＲＳ１」に格納されているデータに対しパーシャ
ル・ライトが行われる場合、図示されていないＣＰＵか
らメモリ２をアクセスするアドレス「ＡＤＲＳ１」が出
され、続いて出力されたＲＡＳ，ＣＡＳによってメモリ
２のアドレス「ＡＤＲＳ１」から、例えば４バイト構成
のデータ「ＡＢＣＤ」が図８のタイムチャートの如く読
み出される。このメモリ２から読み出されたデータ「Ａ
ＢＣＤ」は、リード・バッファ１９を介してリード・デ
ータ・バッファ１７に格納され、次いでライト・データ
作成部１１に入力される。

【０００４】一方、当該ライト・データ作成部１１に
は、当該データ「ＡＢＣＤ」の内、そのデータの一部、
例えばデータ「ＡＢ」をデータ「ＥＦ」で置き換えるた
めのライト・データ「ＥＦＧＨ」と、当該ライト・デー
タ「ＥＦＧＨ」内のデータ「ＥＦ」で上記データ「Ａ
Ｂ」を置換させる有効ビットのデータ「ＶＶ−−」との
１回目のデータが図９図示の如くＣＰＵからパーシャル
・ライト装置１に送られてきており、この２つのライト
・データ「ＥＦＧＨ」と有効ビットのデータ「ＶＶ−
−」とが入力されている。

【０００５】従ってリード・データ・バッファ１７に格
納されたデータ「ＡＢＣＤ」が当該ライト・データ作成
部１１に入力されたとき、有効ビットのデータ「ＶＶ−
−」によってデータ「Ａ」は「Ｅ」に、データ「Ｂ」は
「Ｆ」にバイト対応データ毎にそれぞれ置換され、当該
ライト・データ作成部１１からパーシャル・ライト・デ
ータ「ＥＦＣＤ」が作成される。当該ライト・データ作
成部１１で作成されたパーシャル・ライトデータ「ＥＦ
ＣＤ」に、チェック・ビット発生回路２１から生成され
たチェック・ビットが加えられ、ライト・バッファ２０
を介してメモリ２の同一アドレス「ＡＤＲＳ１」にライ
ト・イネーブル及びＲＡＳ，ＣＡＳの出力によって書き
込まれる。

【０００６】そしてＣＰＵが再度、当該データ「ＥＦＣ
Ｄ」に一部変更、例えばデータ「ＦＣ」を「ＪＫ」で書
き換えるパーシャル・ライトを行う場合、図８のタイム
チャートに示されている如く、メモリ２のアドレス「Ａ
ＤＲＳ２（＝ＡＤＲＳ１）」をアクセスし、前に書き込
まれたパーシャル・ライト・データ「ＥＦＣＤ」を読み
出し、上記説明の如くパーシャル・ライト装置１内のラ
イト・データ作成部１１でリード・データ・バッファ１
７に格納されるデータ「ＥＦＣＤ」とＣＰＵから即に送
られて来ている２回目のライト・データ「ＩＪＫＬ」及
びその置き換えデータを示す有効ビットのデータ「−Ｖ
Ｖ−」とから、当該ライト・データ作成部１１でパーシ
ャル・ライト・データ「ＥＪＫＤ」を作成し、チェック
・ビット発生回路２１から生成されたチェック・ビット
が付加された上で、再度メモリ２の同一アドレス「ＡＤ
ＲＳ２（＝ＡＤＲＳ１）」に書き込まれていた。

【０００７】なお１６はタイミング制御部である。図９
は突き放し制御回路を備えた従来のパーシャル・ライト
制御方式の構成を示している。

【０００８】図９の場合、パーシャル・ライト装置１は
突き放し制御回路１８を備えているので、ＣＰＵはメモ
リ２の動作状態の如何にかかわらず、メモリ２をアクセ
スするライト・データのアドレスとライト・データ及び
置き換えを示すデータとを突き放し制御回路１８に送っ
ておくことができるようになっている。

【０００９】この突き放し制御が行われる図９の場合に
おいても、パーシャル・ライトする場合、ライト・デー
タ作成部１１で作成されたパーシャル・ライト・データ
「ＥＦＣＤ」をメモリ２のアドレス「ＡＤＲＳ１」に一
旦格納し、再度当該データ「ＥＦＣＤ」を読み出し、ラ
イト・データ作成部１１で「ＥＪＫＤ」のパーシャル・
ライト・データを作成した上でメモリ２の同一アドレス
「ＡＤＲＳ２（＝ＡＤＲＳ１）」に再度書き込んでい
た。

【００１０】

【発明が解決しようとする課題】図７ないし図１０に示
された様な構成によるメモリのパーシャル・ライト制御
方式では、パーシャル・ライトを行う際リードとライト
の２つのサイクルで構成されているため、メモリへのパ
ーシャル・ライト処理が遅い欠点があった。

【００１１】本発明は、上記の欠点を解決することを目
的としており、ライト・データ作成部で作成されたパー
シャル・ライト・データ及びそのアドレスをパーシャル
・ライト装置内に保存しておき、次に行うライト・デー
タのアドレスが上記保存されているアドレスと同一であ
ったとき、メモリから再度データを読み出すことなく保
存されているパーシャル・ライト・データを基に処理を
行うようにして高速記憶を可能としたメモリのパーシャ
ル・ライト制御方式を提供することを目的としている。

【００１２】

【課題を解決するための手段】図１は本発明の原理構成
図である。１はパーシャル・ライト装置であり、本発明
のパーシャル・ライト制御方式を実行するもの、２はメ
モリであり、パーシャル・ライトの対象となるデータを
格納するもの、１１はライト・データ作成部であり、ｎ
ビット単位でデータの変更を行うもの、１２はライト・
データ・バッファであり、ライト・データ作成部１１で
作成されデータを格納するもの、１３はセレクタであ
り、ライト・データ・バッファ１２に格納されたデータ
又はメモリ２から読み出されたデータのいずれか一方を
選択するもの、１４はライト・アドレス・バッファであ
り、ＣＰＵからのライト・データのアドレスを格納する
もの、１５はアドレス比較部であり、ライト・アドレス
・バッファ１４に格納されている前のライト・データの
アドレスとＣＰＵからのライト・データ作成部１１に入
力されるライト・データのアドレスとの同一を比較する
もの、１６はタイミング制御部であり、パーシャル・ラ
イト装置１内の各回路のタイミング制御を行うと共に、
アドレス比較器１５から入力されるアドレスの一致信号
を受けたとき、セレクタ１３に対しライト・データ・バ
ッファ１２に格納されているデータを選択し出力させる
もの、１７はリード・データ・バッファであり、セレク
タ１３で選択されたライト・データ・バッファ１２に格
納されているデータ又はメモリ２から読み出されたデー
タを格納するものである。

【００１３】

【作用】メモリ２から読み出されたデータは、セレクタ
１３を介してリード・データ・バッファ１７に格納され
る。そして図示されていないＣＰＵからパーシャル・ラ
イトを行うべきライト・データ、当該ライト・データの
ｎビット単位で置換すべき有効ビットのデータ及びライ
ト・データのアドレスがパーシャル・ライト装置１に入
力される。ライト・データ作成部１１でリード・データ
・バッファ１７からのデータ、上記パーシャル・ライト
装置１に入力されてきたＣＰＵからのライト・データ及
び有効ビットのデータを基にｎビット単位でリード・デ
ータ・バッファ１７から入力されたデータの一部が変更
され、パーシャル・ライト・データとなってライト・デ
ータ・バッファ１２に格納されると共に、読み出された
上記メモリ２の同一アドレスに書き込まれる。この時ラ
イト・アドレス・バッファ１４に当該ライト・データの
アドレスが格納される。

【００１４】次に当該メモリ２の同一アドレスのデータ
に対しパーシャル・ライトが行われる際、ＣＰＵから同
一のアドレスがライト・データのアドレスとしてパーシ
ャル・ライト装置１に入力されて来るので、アドレス比
較部１５からアドレスの一致信号がタイミング制御部１
６へ出され、セレクタ１３を介してライト・データ・バ
ッファ１２に格納されているデータ、すなわち前にパー
シャル・ライトされたデータがリード・データ・バッフ
ァ１７に格納される。つまりメモリ２から上記パーシャ
ル・ライトされたデータを読み出すことなく当該パーシ
ャル・ライトされたデータをリード・データ・バッファ
１７に格納することができる。

【００１５】リード・データ・バッファ１７に新たに格
納されたデータ、ＣＰＵからのライト・データ及び有効
ビットのデータを基にライト・データ作成部１１でリー
ド・データ・バッファ１７に格納されている新たなデー
タの一部が更に変更され、新たなパーシャル・ライト・
データとなってライト・データ・バッファ１２に格納さ
れると共に、当該新たなパーシャル・ライト・データが
メモリ２の同一アドレスに再度書き込まれる。

【００１６】メモリ２から再度データを読み出さず、ラ
イト・データ・バッファ１２に保存されたデータに対し
てデータ処理を行うので、パーシャル・ライトの高速記
憶が可能となる。

【００１７】なお、メモリ２にライト・データ作成部１
１で作成されたパーシャル・ライト・データを書き込む
タイミング以前に次のライト・データのアドレスがパー
シャル・ライト装置１に入力されており、かつ当該次の
ライト・データのアドレスがライト・アドレス・バッフ
ァ１４に格納されている前のアドレスと同一であるとき
には、ライト・データ作成部１１で作成された当該パー
シャル・ライト・データはメモリ２に書き込むことな
く、ライト・データ・バッファ１２に格納される当該パ
ーシャル・ライト・データを基にして次のパーシャル・
ライト・データの作成がライト・データ作成部１１で行
われる。この場合はメモリ２のリード・サイクルのみな
らずライト・サイクルの時間も短縮化することが可能と
なる。

【００１８】

【実施例】図２は本発明の一実施例構成を示している。
図中、符号１，２，１１ないし１７は図１のものに対応
し、１９ないし２１は図７のものにそれぞれ対応してい
る。

【００１９】図示されているデータは、１ワードがｎビ
ットで構成された４ワードについてのパーシャル・ライ
ト処理が記載されており、メモリ２のアドレスＡＤＲＳ
１からデータ「ＡＢＣＤ」が読み出され、ＣＰＵからは
１回目（＃１サイクル）、２回目（＃２サイクル）につ
いて、ライト・データが「ＥＦＧＨ」，「ＩＪＫＬ」、
有効ビットのデータ、すなわち置換すべきワード（デー
タ）を「Ｖ」で表した「ＶＶ−−」，「−ＶＶ−」、ラ
イト・アドレス「ＡＤＲＳ１」，「ＡＤＲＳ２」がパー
シャル・ライト装置１に入力される例が示されている。

【００２０】図３のタイムチャートを用いて図２の動作
を説明する。メモリ２のアドレスＡＤＲＳ１に格納され
ているデータ「ＡＢＣＤ」についてパーシャル・ライト
する場合、図示されていないＣＰＵはメモリ２に対しア
ドレス「ＡＤＲＳ１」を出力し、次いでＲＡＳ，ＣＡＳ
を出力してメモリ２のアドレス「ＡＤＲＳ１」からデー
タ「ＡＢＣＤ」を読み出す。このメモリ２から読み出さ
れた当該データ「ＡＢＣＤ」はリード・バッファ１９及
び次に説明するセレクタ１３を介してリード・データ・
バッファ１７に格納される。

【００２１】一方、ＣＰＵからパーシャル・ライト装置
１へライト・データ「ＥＦＧＨ」、当該ライト・データ
「ＥＦＧＨ」内のデータ「ＥＦ」を置換すべきであると
する有効ビットのデータ「ＶＶ−−」及び格納すべきア
ドレス「ＡＤＲＳ１」が送られて来ており、当該アドレ
ス「ＡＤＲＳ１」はライト・アドレス・バッファ１４に
格納されると共にアドレス比較部１５に入力される。

【００２２】＃１サイクルにおいては、ライト・アドレ
ス・バッファ１４は初期化されているのでアドレス比較
部１５での上記アドレス「ＡＤＲＳ１」との比較におい
てアドレスの一致信号が当該アドレス比較部１５から出
力されず、従ってセレクタ１３はメモリ２から読み出さ
れたデータを選択する。

【００２３】また、上記ライト・データ「ＥＦＧＨ」と
有効ビットのデータ「ＶＶ−−」とがライト・データ作
成部１１に入力されており、ＣＰＵからＣＡＳが出され
たとき、メモリ２から読み出されたデータ「ＡＢＣＤ」
はリード・データ・バッファ１７に格納され、次いでラ
イト・データ作成部１１に入力される。これによってリ
ード・データ・バッファ１７から入力されたデータ「Ａ
ＢＣＤ」の内、データ「ＡＢ」が「ＥＦ」でそれぞれ置
換され、パーシャル・ライト・データ「ＥＦＣＤ」がラ
イト・データ作成部１１で作成される。この様にして作
成されたパーシャル・ライト・データ「ＥＦＣＤ」はラ
イト・データ・バッファ１２に格納されると共に、チェ
ック・ビット発生回路２１から生成されたチェック・ビ
ットが付加され、タイミング制御部１６から出力される
ライト・イネーブルでライト・バッファ２０を介してメ
モリ２のアドレス「ＡＤＲＳ１」に書き込まれる。この
様にして＃１サイクルが終了する。

【００２４】＃２サイクル目のライト・データ「ＩＪＫ
Ｌ」、当該ライト・データ「ＩＪＫＬ」内のデータ「Ｊ
Ｋ」で置換すべきであるとする有効ビットのデータ「−
ＶＶ−」及び格納すべきアドレス「ＡＤＲＳ２」がＣＰ
Ｕからパーシャル・ライト装置１に送られてきたとき、
上記アドレス「ＡＤＲＳ２」はライト・アドレス・バッ
ファ１４に格納されると共にアドレス比較部１５に入力
し、ライト・アドレス・バッファ１４に格納されていた
前のアドレス「ＡＤＲＳ１」と比較される。ライト・ア
ドレス・バッファ１４に格納されていた前のアドレス
「ＡＤＲＳ１」と今回アドレス比較部１５に入力された
アドレス「ＡＤＲＳ２」とが同一のとき、当該アドレス
比較部１５はアドレスの一致信号をタイミング制御部１
６へ出力する。これにより当該タイミング制御部１６は
セレクタ１３に対しライト・データ・バッファ１２に格
納されているデータ「ＥＦＣＤ」を通過させる。

【００２５】従ってライト・データ・バッファ１２に格
納されていたデータ「ＥＦＣＤ」はリード・データ・バ
ッファ１７に格納され、次いでライト・データ作成部１
１に入力される。これによってリード・データ・バッフ
ァ１７から入力されたデータ「ＥＦＣＤ」の内、データ
「ＦＣ」が「ＪＫ」でそれぞれ置換され、パーシャル・
ライト・データ「ＥＪＫＤ」がライト・データ作成部１
１で作成される。この様にして作成されたパーシャル・
ライト・データ「ＥＪＫＤ」はライト・データ・バッフ
ァ１２に格納されると共に、チェック・ビット発生回路
２１から生成されたチェック・ビットが付加され、タイ
ミング制御部１６から出力されるライト・イネーブルで
ライト・バッファ２０を介してメモリ２のアドレス「Ａ
ＤＲＳ２」、すなわち「ＡＤＲＳ１」に再度書き込まれ
る。

【００２６】＃２サイクルに示される如く、メモリ２の
同一アドレスに連続してパーシャル・ライトが行われる
場合、メモリ２から再度データを読み出すことなくライ
ト・データ・バッファ１２に格納されているデータをラ
イト・データ作成部１１に入力するように構成したの
で、リード・サイクルが不用となり、図２に示されてい
る如く３クロック少なくてパーシャル・ライト処理が可
能となる。

【００２７】図２の構成は、ＣＰＵがメモリ２の動作を
監視しながら、すなわちメモリ２のライト・サイクルが
終了後、パーシャル・ライト装置１へ次のライト・デー
タ及びそのアドレス等を送るようにされたものである。

【００２８】図３は本発明の他の実施例構成を示してお
り、メモリ２の動作の如何にかかわらずＣＰＵからパー
シャル・ライト装置１へライト・データ及びそのアドレ
ス等が送られてくる構成のものである。

【００２９】図４において、パーシャル・ライト装置１
内の突き放し制御回路１８が図２に示されたパーシャル
・ライト装置１に新たに追加されたものである。突き放
し制御回路１８は、図示されていないＣＰＵからメモリ
２の動作の如何にかかわらず、処理の終わったデータを
受け付け、ライト・データ作成部１１、ライト・アドレ
ス・バッファ１４及びアドレス比較部１５へ各データを
送出するものである。

【００３０】ＣＰＵからパーシャル・ライト装置１へ送
られて来るデータは、図２の場合と同じものとして説明
する。図５に示されたタイムチャートは、１回目のライ
ト・サイクルの開始が実行されるタイミング以前に２回
目のデータが突き放し制御回路１８に受け付けられてい
るときのものである。

【００３１】図４に示される構成においては、突き放し
制御回路１８を備えているため、２回目のライト・デー
タはそのアドレスから１回目のパーシャル・ライト・デ
ータをメモリ２に書き込むことなく再度パーシャル・ラ
イトされるべきものであることが、アドレス比較部１５
から判断され、図４と図５とで説明した構成のものより
更に高速記憶が可能となる。

【００３２】すなわち、図２で説明した様にアドレス
「ＡＤＲＳ１」でメモリ２が読み出されたとき、ライト
・アドレス・バッファ１４及びアドレス比較部１５には
アドレス「ＡＤＲＳ１」が格納されており、リード・デ
ータ・バッファ１７にはメモリ２から読み出されたデー
タ「ＡＢＣＤ」が格納されており、そしてライト・デー
タ・バッファ１２にはライト・データ作成部１１でライ
ト・データ「ＥＦＧＨ」とその有効ビットのデータ「Ｖ
Ｖ−−」及びリード・データ・バッファ１７からのデー
タ「ＡＢＣＤ」とから作成されたパーシャル・ライト・
データ「ＥＦＣＤ」が格納されている。

【００３３】この様な状態の下で、上記ライト・データ
作成部１１で作成されたパーシャル・ライト・データ
「ＥＦＣＤ」をメモリ２へ書き込みを始めるライト・サ
イクルの開始前に、突き放し制御回路１８からライト・
アドレス・バッファ１４及びアドレス比較部１５へ２回
目のライト・データ「ＩＪＫＬ」のアドレス「ＡＤＲＳ
２（＝ＡＤＲＳ１）」が入力され、当該アドレス比較部
１５からアドレスの一致信号がタイミング制御部１６へ
出力される。当該アドレスの一致信号を受けたタイミン
グ制御部１６はライト・イネーブルを出力することなく
セレクタ１３へライト・データ・バッファ１２に格納さ
れているデータ「ＥＦＣＤ」を選択する信号を出力す
る。これによりリード・データ・バッファ１７には当該
データ「ＥＦＣＤ」が格納され、次いでライト・データ
作成部１１に入力される。

【００３４】一方、当該ライト・データ作成部１１には
突き放し制御回路１８から２回目のライト・データ「Ｉ
ＪＫＬ」と有効ビットのデータ「−ＶＶ−」とが入力さ
れているので、リード・データ・バッファ１７から入力
されたデータ「ＥＦＣＤ」の内、データ「ＦＣ」が「Ｊ
Ｋ」でそれぞれ置換され、パーシャル・ライト・データ
「ＥＪＫＤ」がライト・データ作成部１１で作成され
る。この様にして作成されたパーシャル・ライト・デー
タ「ＥＪＫＤ」はライト・データ・バッファ１２に格納
されると共に、チェック・ビット発生回路２１から生成
されたチェック・ビットが付加され、タイミング制御部
１６から出力されるライト・イネーブルでライト・バッ
ファ２０を介してメモリ２のアドレス「ＡＤＲＳ２（＝
ＡＤＲＳ１）」に書き込まれる。

【００３５】図６に示されたタイムチャートは、１回目
のライト・サイクルの実行が開始され始めた後に２回目
のデータを突き放し制御回路１８が受け付けたときのも
のである。

【００３６】この場合の動作は図２及び図３で説明した
ものと基本的に同様の動作を行うので、その動作の説明
を省略する。以上の説明は直前のライト・データと次の
ライト・データとのパーシャル・ライトについて説明し
たが、ライト・アドレス・バッファ１４及びライト・デ
ータ・バッファ１２を複数個、或いはローカル・キャッ
シュをパーシャル・ライト装置１内に設けておけば、直
前のライト・データ以外の前のデータとのパーシャル・
ライトが可能となる。

【００３７】また、メモリ２はレンズの場合にも適用さ
れ、メモリ２にはＤＲＡＭ，ＳＲＡＭの他当該レジスタ
も含まれている。なお、アドレス比較部１５でアドレス
の一致信号が出力されない場合、及び上記説明のパーシ
ャル・ライトのタイミングが合わない場合には、通常の
リード・モディファイ・ライトが行われることは云うま
でもない。

【００３８】そしてライト・データ・バッファ１２及び
ライト・アドレス・バッファ１４に入力されるデータは
常時バッファする方式以外にも、パーシャル・ライトし
たデータやデータを読み出した後にパーシャル・ライト
する場合のリードデータに対してバッファする方式を適
当に選択できる。

【００３９】

【発明の効果】以上説明した如く、本発明によれば、パ
ーシャル・ライトが行われるときリード・サイクル或い
はリード・サイクルとライト・サイクルとを省略できる
ので、高速記憶が可能となる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例構成図である。

【図３】図２の一実施例タイムチャートである。

【図４】本発明の他の実施例構成図である。

【図５】図４の一実施例タイムチャートである。

【図６】図４の他の実施例タイムチャートである。

【図７】従来の構成図である。

【図８】図９のタイムチャートである。

【図９】従来の他の構成図である。

【図１０】図９のタイムチャートである。

【符号の説明】１パーシャル・ライト装置２メモリ１１ライト・データ作成部１２ライト・データ・バッファ１３セレクタ１４ライト・アドレス・バッファ１５アドレス比較部１６タイミング制御部１７リード・データ・バッファ１８突き放し制御回路１９リード・バッファ２０ライト・バッファ２１チェック・ビット発生回路

Claims

【特許請求の範囲】

【請求項１】ｎビット単位でデータの変更を行うライ
ト・データ作成部（１１）を備え、メモリ（２）から読
み出されたデータと当該データに変更を加えるべきＣＰ
Ｕからのライト・データとを受けて上記メモリ（２）か
ら読み出されたデータの一部に変更を加え、その変更後
のデータを上記メモリ（２）の同一アドレスに書き込ま
せる制御を行うメモリのパーシャル・ライト制御方式に
おいて、上記ライト・データ作成部（１１）で作成されたデータ
を格納するライト・データ・バッファ（１２）と、当該ライト・データ・バッファ（１２）に格納されたデ
ータと上記メモリ（２）から読み出されたデータとを選
択し、その選択したデータを上記ライト・データ作成部
（１１）へ出力するセレクタ（１３）と、上記ＣＰＵからのライト・データのアドレスを格納する
ライト・アドレス・バッファ（１４）と、当該ライト・アドレス・バッファ（１４）に格納されて
いる前のライト・データのアドレスとＣＰＵからの上記
ライト・データ作成部（１１）に入力されるライト・デ
ータのアドレスとを比較するアドレス比較部（１５）
と、当該アドレス比較部（１５）で同一アドレスと判断され
たとき、上記セレクタ（１３）へライト・データ・バッ
ファ（１２）に格納されているデータを選択させる信号
を出力するタイミング制御部（１６）とを設け、メモリ（２）のパーシャル・ライト制御を行うようにし
たことを特徴とするメモリのパーシャル・ライト制御方
式。