JPH01185949A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01185949A JPH01185949A JP63011390A JP1139088A JPH01185949A JP H01185949 A JPH01185949 A JP H01185949A JP 63011390 A JP63011390 A JP 63011390A JP 1139088 A JP1139088 A JP 1139088A JP H01185949 A JPH01185949 A JP H01185949A
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- JP
- Japan
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- conductive layer
- pattern
- region
- contact hole
- wiring
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体集積回路に係り、特に配線パターンに関
する。
する。
（従来の技術）
たとえばｙＩＤｓ（絶縁ダート型）集積回路において，
ＭＯＳ ｝ランジスタのソースまたはドレイン領域の
電極を取シ出すために基板表面の一部に下地導電層を形
成し、ＭＯＳ｝ランジスタのｒ−｝電極形成プロセスと
同時に上記下地導電層にコンタクトするようにダート電
極と同一材料からなる配線用導電ノーパターンを形成す
る場合がある。このようなプロセスによって形成された
集積回路の−部は、従来、第１２図（ａ） ＃ （ｂ）
に示すような平面・ぐターンおよび断面構造を有する。
ＭＯＳ ｝ランジスタのソースまたはドレイン領域の
電極を取シ出すために基板表面の一部に下地導電層を形
成し、ＭＯＳ｝ランジスタのｒ−｝電極形成プロセスと
同時に上記下地導電層にコンタクトするようにダート電
極と同一材料からなる配線用導電ノーパターンを形成す
る場合がある。このようなプロセスによって形成された
集積回路の−部は、従来、第１２図（ａ） ＃ （ｂ）
に示すような平面・ぐターンおよび断面構造を有する。
即ち、５０は半導体基板、５１は素子領域、５２は素子
分離領域、５３はＭＯＳ）ランジスタのソース（または
ドレインン領域、５４は絶縁ゲート膜、５５は上記ソー
ス領域５３と素子分離領域５２との間の基板表面に形成
された下地導電層、５６は上記絶ａｒ−）膜５４に開孔
された下地導電層用コンタクトホール、５７ｒ！このコ
ンタクトホール５６を通じて下地４′ｔＩＬ層５５にコ
ンタクトするように基板上に形成された配線用導電層パ
ターンであり、低抵抗化のために例えば多結晶シリコン
膜５８上に高融点金橘展５９か堆積された二層構造を有
する。
分離領域、５３はＭＯＳ）ランジスタのソース（または
ドレインン領域、５４は絶縁ゲート膜、５５は上記ソー
ス領域５３と素子分離領域５２との間の基板表面に形成
された下地導電層、５６は上記絶ａｒ−）膜５４に開孔
された下地導電層用コンタクトホール、５７ｒ！このコ
ンタクトホール５６を通じて下地４′ｔＩＬ層５５にコ
ンタクトするように基板上に形成された配線用導電層パ
ターンであり、低抵抗化のために例えば多結晶シリコン
膜５８上に高融点金橘展５９か堆積された二層構造を有
する。
上記集積回路の製造プロセスとしては、コンタクトホー
ル５６の開孔後、基板上全面に配線用の多結晶シリコン
膜を堆積し、多結晶シリコン膜へ不純物拡散を行うこと
によシ下地導電層５５を拡イし 数形成し、引き続き低抵抗甜のために高融点金属換金堆
積して配線用導電層を形成する。そして、上記配線用導
電層のノやターニングのためにエツチングを行う。この
際、絶縁ゲート膜５４までエツチングしないように導電
層と？３縁膜とに遇択比を持たせてエツチングを行う。
ル５６の開孔後、基板上全面に配線用の多結晶シリコン
膜を堆積し、多結晶シリコン膜へ不純物拡散を行うこと
によシ下地導電層５５を拡イし 数形成し、引き続き低抵抗甜のために高融点金属換金堆
積して配線用導電層を形成する。そして、上記配線用導
電層のノやターニングのためにエツチングを行う。この
際、絶縁ゲート膜５４までエツチングしないように導電
層と？３縁膜とに遇択比を持たせてエツチングを行う。
ところが、図示のように配線用２４電鳩パターンＳＶＯ
先端部がコンタクトホール５６のノリーンの内側に位置
する場合には、前記配線用尋１１！Ｌ膚のエツチングに
際して両者相互間の間隙部は上記絶縁膜５４が存在しな
いのでエツチングが進行し、半導体基板がエツチングさ
れてしまい、不要なエツチング孔６０が発生してしまう
。そして、こののち上記導電層パターン５７ｔ−マスク
としてイ万ン注入を行って基板表面に前記ソース（また
はドレインフ領域５３ｔ−形成すると、このソース（ま
たはドレイン）領域５３と前記下地導電ノー５５とが上
記エツチング孔６Ｑの存在によって導通しない状態とな
り、不良となってしまうという問題が発生する。なお、
５３′は上記イオン注入によってエツチング孔６０の底
面に生じた尋亀増である。
先端部がコンタクトホール５６のノリーンの内側に位置
する場合には、前記配線用尋１１！Ｌ膚のエツチングに
際して両者相互間の間隙部は上記絶縁膜５４が存在しな
いのでエツチングが進行し、半導体基板がエツチングさ
れてしまい、不要なエツチング孔６０が発生してしまう
。そして、こののち上記導電層パターン５７ｔ−マスク
としてイ万ン注入を行って基板表面に前記ソース（また
はドレインフ領域５３ｔ−形成すると、このソース（ま
たはドレイン）領域５３と前記下地導電ノー５５とが上
記エツチング孔６Ｑの存在によって導通しない状態とな
り、不良となってしまうという問題が発生する。なお、
５３′は上記イオン注入によってエツチング孔６０の底
面に生じた尋亀増である。
また、第１３図（ａ） ＃ （ｂ）は上記とは別の従来
の集積回路の一部の千面ノやターンおよび断面構造上水
してｈる。この第１３図（＆） ＃ （ｂ）では、前記
第１２図（ａ） ｅ （ｂ）に比べて、導電層パターン
５７’がコンタクトホール５６のノ臂ターンを含むパタ
ーンである点が異なり、その他の部分は同じであるので
第１２図（ａ） ＃ （ｂ）中と同一符号を付している
。この場合には、配線層導電層のエツチングに際して半
導体基板がエツチングされるおそれはない。しかじ、導
電層ノ譬ターフ５７′をマスクとしてイオン注入を行っ
て基板表面にソース（ｉたはドレイン）領域５３ｔ−形
成すると、コンタクトホール５６の周辺の導電性パター
ン部の下方の澁板表ｒｆｉ領域に不純物拡散層が形成さ
れないままの状態で残るので、コンタクトホール５６の
下方部の下地導電層（不純物拡散層）５５とソース領域
５３とが４通しない状態とな）、不良となってしまうと
匹う問題がある。
の集積回路の一部の千面ノやターンおよび断面構造上水
してｈる。この第１３図（＆） ＃ （ｂ）では、前記
第１２図（ａ） ｅ （ｂ）に比べて、導電層パターン
５７’がコンタクトホール５６のノ臂ターンを含むパタ
ーンである点が異なり、その他の部分は同じであるので
第１２図（ａ） ＃ （ｂ）中と同一符号を付している
。この場合には、配線層導電層のエツチングに際して半
導体基板がエツチングされるおそれはない。しかじ、導
電層ノ譬ターフ５７′をマスクとしてイオン注入を行っ
て基板表面にソース（ｉたはドレイン）領域５３ｔ−形
成すると、コンタクトホール５６の周辺の導電性パター
ン部の下方の澁板表ｒｆｉ領域に不純物拡散層が形成さ
れないままの状態で残るので、コンタクトホール５６の
下方部の下地導電層（不純物拡散層）５５とソース領域
５３とが４通しない状態とな）、不良となってしまうと
匹う問題がある。
い、これに伴う横方向拡散によってソース領域との導通
を確保するようにしていた。しかし、このような横方向
拡散が進むと素子の高集積化が困難になる。
を確保するようにしていた。しかし、このような横方向
拡散が進むと素子の高集積化が困難になる。
（発明が牌決しようとする課題）
本発明は、上記したように基板表面の一部に下
とによって高集積化が困難になるという問題点を解決す
べくなされたもので、上記下地寺′−ノーの接合が浅く
てもその周辺の別の４ｋ１Ｍ、ノーに導通させることが
可能になシ、高集積化に適した半導体集積回路ｔ−提供
することを目的とする。
べくなされたもので、上記下地寺′−ノーの接合が浅く
てもその周辺の別の４ｋ１Ｍ、ノーに導通させることが
可能になシ、高集積化に適した半導体集積回路ｔ−提供
することを目的とする。
［発明の構成コ
（＆１題ｔ−解決するための手段〉
本発明の半導体集積回路は、半導体基板と、この半導体
基板の表面に形成され、一部にコンタクトホールが一開
孔された絶縁膜と、このコンタクトホール部および上記
絶縁膜上に形成された配線用導電層・やターンと、上記
コンタクトホールの下方の半導体基板表面に不純物拡散
によシ形成された下地導電ノーと、この下地導電層に連
なって導通するように半導体基板表面の一部に形成され
た導電層領域とを具備し、上記コンタクトホールのパタ
ーンと上記配線用４電層パターンとが交差していること
を特徴とする。
基板の表面に形成され、一部にコンタクトホールが一開
孔された絶縁膜と、このコンタクトホール部および上記
絶縁膜上に形成された配線用導電層・やターンと、上記
コンタクトホールの下方の半導体基板表面に不純物拡散
によシ形成された下地導電ノーと、この下地導電層に連
なって導通するように半導体基板表面の一部に形成され
た導電層領域とを具備し、上記コンタクトホールのパタ
ーンと上記配線用４電層パターンとが交差していること
を特徴とする。
（作用ン
上記２つのｔ４ターンが交差する部分の下方は、絶縁膜
が存在するので導電層パターンの形成に際して基板表面
がエツチングされずに残９、導電ノー・やターンをマス
クとするイオン注入により前記導電層領域を形成すると
きに前記下地４を層に連なることになり、下地導電層を
介して４電層）４ターンと導電層領域との確実な導通が
可能になる。
が存在するので導電層パターンの形成に際して基板表面
がエツチングされずに残９、導電ノー・やターンをマス
クとするイオン注入により前記導電層領域を形成すると
きに前記下地４を層に連なることになり、下地導電層を
介して４電層）４ターンと導電層領域との確実な導通が
可能になる。
（実施例）
以下、図面ｔ−参照して本発明の一実施例を詳細に説明
する。
する。
第１図（ａ） 、 （ｂ）乃至第４図（ａ） ｅ （ｂ
） ｌ （ｃ） 、 （ｄ）は、たとえばＭＯ８集積回
路の製造プロセスの一部における平面ツヤターンおよび
断面構造を示している。即ち、先ず第１図（ａ） ＃
（ｂ）に示すように、たとえばＰ型シリコン単結晶基板
１０上に、９５０℃で水素燃焼酸化法により５００Ｘの
厚さの８１０２膜を形成し、さらにＳＩＮ Ｎを１５０
０Ｘ堆積する。次に、リングラフィ技術により素子分離
領域形成予定領域上のＳＩＮ ｇを化学的気相等方性エ
ツチングにより除去し、さらに１０００℃で水素燃焼酸
化法により基板表面に５ｏｏｏｌのＳ１０□膜（素子分
離領域１１）を形成し、こののち残存しているＳｉＮ
ｇを化学的気相等方性エツチングによυ除去し、さらに
素子形成予定領域１２上に残っているＳｉＯ２膜をＮＨ
４Ｆ欣により除去する。
） ｌ （ｃ） 、 （ｄ）は、たとえばＭＯ８集積回
路の製造プロセスの一部における平面ツヤターンおよび
断面構造を示している。即ち、先ず第１図（ａ） ＃
（ｂ）に示すように、たとえばＰ型シリコン単結晶基板
１０上に、９５０℃で水素燃焼酸化法により５００Ｘの
厚さの８１０２膜を形成し、さらにＳＩＮ Ｎを１５０
０Ｘ堆積する。次に、リングラフィ技術により素子分離
領域形成予定領域上のＳＩＮ ｇを化学的気相等方性エ
ツチングにより除去し、さらに１０００℃で水素燃焼酸
化法により基板表面に５ｏｏｏｌのＳ１０□膜（素子分
離領域１１）を形成し、こののち残存しているＳｉＮ
ｇを化学的気相等方性エツチングによυ除去し、さらに
素子形成予定領域１２上に残っているＳｉＯ２膜をＮＨ
４Ｆ欣により除去する。
次に、第２図（ａ） ＄ （ｂ）に示すように、基板表
面に３００Ｘの８１０２膜１３を９００℃で乾燥酸化法
により形成し、リングラフィ技術およびＮＨ４Ｆ Ｑに
より上記ＳｉＯ□膜１３を選択的にエツチングしてコン
タクトホール１４を開孔形成する。
面に３００Ｘの８１０２膜１３を９００℃で乾燥酸化法
により形成し、リングラフィ技術およびＮＨ４Ｆ Ｑに
より上記ＳｉＯ□膜１３を選択的にエツチングしてコン
タクトホール１４を開孔形成する。
次に、第３図（ａ） ｅ （ｂ）に示すように、基板上
に配線層用の４０００１の多結晶シリコン膜１５を化学
的気相成長法により堆積し、さらに９００℃、ｐｏｃｚ
、雰囲気中で４０分の熱処理を行って上記多結晶シリコ
ン膜１５を不純物のドーピングにより低抵抗化し、コン
タクトホール１４内の多結晶シリコン換部から基板中に
リン拡散を行って下地導電層１６ｔ−形成する。そして
、配線ノ１の低抵抗化のために、上記多結晶シリコン膜
１５上に高融点全域の低抵抗材料（Ｍｏ 、 Ｍｏ５１
ｊ Ｗ ＃ ＷＳｉＸ、ＴＩ。
に配線層用の４０００１の多結晶シリコン膜１５を化学
的気相成長法により堆積し、さらに９００℃、ｐｏｃｚ
、雰囲気中で４０分の熱処理を行って上記多結晶シリコ
ン膜１５を不純物のドーピングにより低抵抗化し、コン
タクトホール１４内の多結晶シリコン換部から基板中に
リン拡散を行って下地導電層１６ｔ−形成する。そして
、配線ノ１の低抵抗化のために、上記多結晶シリコン膜
１５上に高融点全域の低抵抗材料（Ｍｏ 、 Ｍｏ５１
ｊ Ｗ ＃ ＷＳｉＸ、ＴＩ。
ＴｉＳｉ 等］からなる高融点金属ｇ１７ｔ−スパッ
タ法により３０００Ｘ堆槓する。
タ法により３０００Ｘ堆槓する。
次に、第４図（、）乃至（ｄ）に示すように、配線層と
して必要でない部分を異方性エツチングによシ除去し、
・母ターニングされた配線ノ脅１８を残す、この際、Ｍ
ＯＳ ）ランジスタのダート電極（図示せずンも同時に
形成する。この配線層１８は、前記したように不純物か
ドーグされ九多結晶シリコン渓上に尚融点金属膜が堆積
された二重構造を有しており、その）やターンは前記コ
ンタクトホール１４のパターンと素子領域１２上で交差
している。この場合、コンタクトホール１４のノ量ター
ンは例工ば五角形でるり、配ｌＩ！Ａ増１８の先濶部の
パターンと４点ＰＩ ａ ＰＩ ｐ ｐｓ ｅ Ｐ
４で交差している。次に、上記配線層１８ｔ−マスクと
してＡｓイオンを４０ ｋｅＶの加速電圧、５ Ｘ １
０１５０−２のドーズ量で基板中に注入し、活性化する
ことによｒ専＊層領＠（たとえばＭＯＳ ）ランジスタ
のソース領域またはドレイン領域）１９を形成する。こ
ののち、絢知の技術により、層間絶縁族を形成し、その
平坦化を行い、さらにコンタクトホールを囲孔し、金）
ｉＩ４配線膜（Ａ／、−３ｉ合金等ンのスパッタ、）９
ターニングを行って配線を形成する。
して必要でない部分を異方性エツチングによシ除去し、
・母ターニングされた配線ノ脅１８を残す、この際、Ｍ
ＯＳ ）ランジスタのダート電極（図示せずンも同時に
形成する。この配線層１８は、前記したように不純物か
ドーグされ九多結晶シリコン渓上に尚融点金属膜が堆積
された二重構造を有しており、その）やターンは前記コ
ンタクトホール１４のパターンと素子領域１２上で交差
している。この場合、コンタクトホール１４のノ量ター
ンは例工ば五角形でるり、配ｌＩ！Ａ増１８の先濶部の
パターンと４点ＰＩ ａ ＰＩ ｐ ｐｓ ｅ Ｐ
４で交差している。次に、上記配線層１８ｔ−マスクと
してＡｓイオンを４０ ｋｅＶの加速電圧、５ Ｘ １
０１５０−２のドーズ量で基板中に注入し、活性化する
ことによｒ専＊層領＠（たとえばＭＯＳ ）ランジスタ
のソース領域またはドレイン領域）１９を形成する。こ
ののち、絢知の技術により、層間絶縁族を形成し、その
平坦化を行い、さらにコンタクトホールを囲孔し、金）
ｉＩ４配線膜（Ａ／、−３ｉ合金等ンのスパッタ、）９
ターニングを行って配線を形成する。
上ｄピのように製造された集積回路においては、コンタ
クトホールパターンと配ａ／−ノ等ターンとが交差して
お９、第４図（、）に示すように配線層ノＪ？ターンが
コンタクトホール／’Ｐターンの外側に突出している部
分の断面（たとえば図示Ｂ −Ｂ’ｉに沿う断面〕では
、上記突出している配ＮＪ−の下方の基板表面に導電層
領域１９が存在しないので、下地導電層１６と導電層領
域１９とが導通していない。
クトホールパターンと配ａ／−ノ等ターンとが交差して
お９、第４図（、）に示すように配線層ノＪ？ターンが
コンタクトホール／’Ｐターンの外側に突出している部
分の断面（たとえば図示Ｂ −Ｂ’ｉに沿う断面〕では
、上記突出している配ＮＪ−の下方の基板表面に導電層
領域１９が存在しないので、下地導電層１６と導電層領
域１９とが導通していない。
これに対して、配＋＠！層ノ母ターンがコンタクトホー
ル１４ターンより内側に引っ込んでいる部分のｗｊ′ｒ
面（たとえば図示Ｄ−Ｄ’ｉに沿う断面）では、上記引
っ込んでいる部分に絶縁膜（５ｉｎ２ｔ）Ｂ４１３ ）
か存在しないので配線層ノ４ターニング時のエツチング
によって基板に不要なエツチング孔２ｏが生じ、このエ
ツチング孔２ｏの存在によって下地導電層１６と碑電層
領域１９とが導通していない・なお、１９′はイオン注
入によシ生じたエツチング孔２゜底面部の導電層である
。
ル１４ターンより内側に引っ込んでいる部分のｗｊ′ｒ
面（たとえば図示Ｄ−Ｄ’ｉに沿う断面）では、上記引
っ込んでいる部分に絶縁膜（５ｉｎ２ｔ）Ｂ４１３ ）
か存在しないので配線層ノ４ターニング時のエツチング
によって基板に不要なエツチング孔２ｏが生じ、このエ
ツチング孔２ｏの存在によって下地導電層１６と碑電層
領域１９とが導通していない・なお、１９′はイオン注
入によシ生じたエツチング孔２゜底面部の導電層である
。
一方、前記２つのパターンが交差した部分の断面（たと
えば図示ｃ −ｃ’巌に沿う断面）では、上記交差部分
の下方に絶縁ｐＡ１３が存在するので配線層パターニン
グ時のエツチングによって基板表面がエツチングされず
にｊＡシ、配線層１８ｔ−マスクとするイオン注入によ
シ導電層領域１９ｔ−形成するときに下地導電層１６と
連なって導通することになる。したがって、上記集積回
路においては、下地導電＃４１６ｔ−介して配Ｍ＆膚１
８と導電ノー領域１９との確実な導通が可能になる。
えば図示ｃ −ｃ’巌に沿う断面）では、上記交差部分
の下方に絶縁ｐＡ１３が存在するので配線層パターニン
グ時のエツチングによって基板表面がエツチングされず
にｊＡシ、配線層１８ｔ−マスクとするイオン注入によ
シ導電層領域１９ｔ−形成するときに下地導電層１６と
連なって導通することになる。したがって、上記集積回
路においては、下地導電＃４１６ｔ−介して配Ｍ＆膚１
８と導電ノー領域１９との確実な導通が可能になる。
なお、素子鎖酸の微細化に伴う素子分離領域の絶縁低下
を防ぐ丸めに素子分離領域を二重構造にした集積回路が
提案されており、このような集積回路に本発明を適用し
た場合について第５図（ａ）。
を防ぐ丸めに素子分離領域を二重構造にした集積回路が
提案されており、このような集積回路に本発明を適用し
た場合について第５図（ａ）。
（ｂ）乃至第９図ら） ｅ （ｂ） ＃ （ｅ） ＃
（ｄ）を参照しながら製造プロセスを説明する。即ち、
先ず第５図（ａ） ＃ （ｂ）に示すように、たとえば
Ｐ型シリコン単結晶基板１０上に、９５０℃で水素燃焼
酸化法によシ５００Ｘの５ｉｎ２膜を形成し、さらにＳ
ｉＮ膜を１５００Ｘ堆積する。次に、リングラフィ技術
によシ、索子分離領域形成予定領域１１上のＳｉＮ膜を
化学的気相等方性エツチングによシ除去し、さらに１０
００℃で水素燃焼酸化法によシ基板表面に８０００Ｘ（
７） Ｓｉｎ２ｍ１１を形成し、こののち残存している
ＳｉＮ膜を化学的気相等方性エツチングにより除去し、
さらに素子形成予定領域１２上に残っているＳ ｉｏ
２膜をＮＨ４Ｆ液により除去する。
（ｄ）を参照しながら製造プロセスを説明する。即ち、
先ず第５図（ａ） ＃ （ｂ）に示すように、たとえば
Ｐ型シリコン単結晶基板１０上に、９５０℃で水素燃焼
酸化法によシ５００Ｘの５ｉｎ２膜を形成し、さらにＳ
ｉＮ膜を１５００Ｘ堆積する。次に、リングラフィ技術
によシ、索子分離領域形成予定領域１１上のＳｉＮ膜を
化学的気相等方性エツチングによシ除去し、さらに１０
００℃で水素燃焼酸化法によシ基板表面に８０００Ｘ（
７） Ｓｉｎ２ｍ１１を形成し、こののち残存している
ＳｉＮ膜を化学的気相等方性エツチングにより除去し、
さらに素子形成予定領域１２上に残っているＳ ｉｏ
２膜をＮＨ４Ｆ液により除去する。
次に、第６図（”） ｔ （ｂ）に示すように、９５０
℃で基板表面に０．２μｍのシリコンをエピタキシャル
成長させてエピタキシャル層２１ｔ−形成したＯち、８
５０℃で乾燥酸化法によシ基板表面にＳｉＮ膜を１５０
０Ｘ堆積する。次に、リソグラフィ技術により、素子分
離領域形成予定領域２２上のＳｉＮ膜を化学的気相等方
性エツチングにより除去し、さらに１０００℃で水素燃
焼酸化法によシ基板表面に４５００ＸのＳｉＯ□膜２２
上２２し、こののち残存しているＳｉＮ膜を化学的等方
性エツチングによシ除去し、さらに素子形成予定領域２
ノ上に残っているＳｉＯ２膜をＮＨ４Ｆ液によシ除去す
る。これによって、大きな素子分離領域１ノと小さな素
子分離領域２２との二重構造を有し、エピタキシャル層
素子領域２１′ｔ−有する半導体基板が形成されたこと
になる。
℃で基板表面に０．２μｍのシリコンをエピタキシャル
成長させてエピタキシャル層２１ｔ−形成したＯち、８
５０℃で乾燥酸化法によシ基板表面にＳｉＮ膜を１５０
０Ｘ堆積する。次に、リソグラフィ技術により、素子分
離領域形成予定領域２２上のＳｉＮ膜を化学的気相等方
性エツチングにより除去し、さらに１０００℃で水素燃
焼酸化法によシ基板表面に４５００ＸのＳｉＯ□膜２２
上２２し、こののち残存しているＳｉＮ膜を化学的等方
性エツチングによシ除去し、さらに素子形成予定領域２
ノ上に残っているＳｉＯ２膜をＮＨ４Ｆ液によシ除去す
る。これによって、大きな素子分離領域１ノと小さな素
子分離領域２２との二重構造を有し、エピタキシャル層
素子領域２１′ｔ−有する半導体基板が形成されたこと
になる。
次に、第７図（ａ） ＃ （ｂ）に示すように、ＳＯＯ
℃で塩素１０％を含む乾燥酸素中の酸化によ＃）＆板表
面に１００Ｘの８１０□膜２３を形成し、リングラフィ
技術およびＮＨ４Ｆ液によシ上記ＳｉＯ□膜２３を選択
的にエツチングしてコンタクトホール２４ｔ−開孔形成
する。
℃で塩素１０％を含む乾燥酸素中の酸化によ＃）＆板表
面に１００Ｘの８１０□膜２３を形成し、リングラフィ
技術およびＮＨ４Ｆ液によシ上記ＳｉＯ□膜２３を選択
的にエツチングしてコンタクトホール２４ｔ−開孔形成
する。
次に、第８図（荀、（ｂ）に示すように、晶板上に配線
ノー用の２０００Ｘの多結晶シリコン族２５を化学的気
相成長法によシ堆積し、さらに９００℃、ｐｏｃｚ、雰
囲気中で３０分の熱処理を行って上記多結晶シリコン膜
２５ｔ−不純物のドーピングによシ低抵抗化し、コンタ
クトホール２４内の多結晶シリコン膜部から基板中にリ
ン拡散を行って下地導ｖＬ層２６を形成する。そして、
配線ノ曽の低抵抗化のために、上記多結晶シリコン膜２
５上に高融点金属の低抵抗材料（Ｍｏ Ｉ Ｍｏ５ｔ
ｌ Ｗ ｒ Ｗｓｉ ＃ ’ｒｔ。
ノー用の２０００Ｘの多結晶シリコン族２５を化学的気
相成長法によシ堆積し、さらに９００℃、ｐｏｃｚ、雰
囲気中で３０分の熱処理を行って上記多結晶シリコン膜
２５ｔ−不純物のドーピングによシ低抵抗化し、コンタ
クトホール２４内の多結晶シリコン膜部から基板中にリ
ン拡散を行って下地導ｖＬ層２６を形成する。そして、
配線ノ曽の低抵抗化のために、上記多結晶シリコン膜２
５上に高融点金属の低抵抗材料（Ｍｏ Ｉ Ｍｏ５ｔ
ｌ Ｗ ｒ Ｗｓｉ ＃ ’ｒｔ。
Ｘ Ｘ
’ｒｔｓｉ等）からなる高融点金属膜２７ｔ−ス・ぐツ
タ法により堆積する。
タ法により堆積する。
次に、第９図（ａ） ＃ （ｂ） ＃ （ｃ） ＃ （
ｄ）に示すように、配線層として必要でない部分を異方
性エツチングにより除去し、ノ母ターニングされた配線
層２８を残す。この際、 ＭＯＳ ）ランゾスタのダー
ト電極（図示せずンも同時に形成する。上記配線層２８
のパターンは、前記実施例と同様にコンタクトホール２
４の）母ターンとエピタキシャル層素子領域２１上で交
差している。次に、上記間４！！１１２８をマスクとし
て、 Ａｓイオンを４０ ｋｅＶの加速電圧、５Ｘ１０
Ｌ−ｎｌ のドーズ量でエピタキシャルｊ−中に注
入し、活性化によシ４を層領域（たとえばＭＯＳトラン
ジスタのソース領域またはドレイン領域）２９を形成す
る。こののち、周九の技術により、層間絶！膜の形成、
平坦化、コンタクトホールの開孔、金属配線の形成等を
行う。
ｄ）に示すように、配線層として必要でない部分を異方
性エツチングにより除去し、ノ母ターニングされた配線
層２８を残す。この際、 ＭＯＳ ）ランゾスタのダー
ト電極（図示せずンも同時に形成する。上記配線層２８
のパターンは、前記実施例と同様にコンタクトホール２
４の）母ターンとエピタキシャル層素子領域２１上で交
差している。次に、上記間４！！１１２８をマスクとし
て、 Ａｓイオンを４０ ｋｅＶの加速電圧、５Ｘ１０
Ｌ−ｎｌ のドーズ量でエピタキシャルｊ−中に注
入し、活性化によシ４を層領域（たとえばＭＯＳトラン
ジスタのソース領域またはドレイン領域）２９を形成す
る。こののち、周九の技術により、層間絶！膜の形成、
平坦化、コンタクトホールの開孔、金属配線の形成等を
行う。
上記のように製造された集積回路においても、第９図（
、）に示すように、配縁層パターンがコンタクトホール
パターンに対して突出している部分ＯＢ −ＢＪＪ＠面
、引っ込んでいる部分のＤ −Ｄ’栂断面、交差してい
る部分のｃ−ｃ’線断面は前記実施例とほぼ同様になシ
、交差していない部分の下方の基板中には非導通部２１
′、エツチング孔３０が生じるが、交差している部分の
下方の基板中では下地導電層２６と導電ノー領域２９と
が連なった状態で確実に導通するようになる。
、）に示すように、配縁層パターンがコンタクトホール
パターンに対して突出している部分ＯＢ −ＢＪＪ＠面
、引っ込んでいる部分のＤ −Ｄ’栂断面、交差してい
る部分のｃ−ｃ’線断面は前記実施例とほぼ同様になシ
、交差していない部分の下方の基板中には非導通部２１
′、エツチング孔３０が生じるが、交差している部分の
下方の基板中では下地導電層２６と導電ノー領域２９と
が連なった状態で確実に導通するようになる。
なお、前記コンタクトホールパターンと配線層パターン
とは、上記各実施例に限らず、両パターンが交差する態
様としては、第１０図に示すように方形のコンタクトホ
ールパターン３１上を方形の配線層先端部パターン３２
が横切るよ５に形成したり、第１１図に示すように方形
のコンタクトホール・ぐターン４１上を三角形状の配線
ノー先端部パターン４２が横切るように形成するなど、
種々の変形実施が可能である。
とは、上記各実施例に限らず、両パターンが交差する態
様としては、第１０図に示すように方形のコンタクトホ
ールパターン３１上を方形の配線層先端部パターン３２
が横切るよ５に形成したり、第１１図に示すように方形
のコンタクトホール・ぐターン４１上を三角形状の配線
ノー先端部パターン４２が横切るように形成するなど、
種々の変形実施が可能である。
［発明の効果コ
上述したように本発明の半導体集積回路によれば、下地
導電層上のコンタクトホールの）やターンとこの下地導
Ｘ層にコンタクトしている配縁層のパターンとが交差す
るように形成しているので、配線層をマスクにしてイオ
ン注入によシ基板表面に形成される導電層領域に上記下
地導電層が連なった状態で確実に導通することが可能に
なる。したがって、下地導電層の接合を深くしなくても
上記導通が得られるので、下地導Ｘ／−形成時の横方向
拡散が少なくて済み、素子の微細化、高果槓化上好適で
ある。
導電層上のコンタクトホールの）やターンとこの下地導
Ｘ層にコンタクトしている配縁層のパターンとが交差す
るように形成しているので、配線層をマスクにしてイオ
ン注入によシ基板表面に形成される導電層領域に上記下
地導電層が連なった状態で確実に導通することが可能に
なる。したがって、下地導電層の接合を深くしなくても
上記導通が得られるので、下地導Ｘ／−形成時の横方向
拡散が少なくて済み、素子の微細化、高果槓化上好適で
ある。
第１図（ａ） ＃ （ｂ）乃至第４図（ａ） ＃ （ｂ
） ＃ （ｅ） ｅ （ｄ）は本発明の半導体集積回路
の一実施例を製造するプロの実施例に係る半導体集積回
路を製造するプロセスにおける平面ノリーンおよび断面
構造を示す図、第１０図および第１１図はそれぞれ本発
明の半導体集積回路における下地導電層上のコンタクト
ホールのパターンと配線ノーのパターンとの交差状態の
変形例を示す図、第１２図（ａ） ｅ ＜ｂ＞および第
１３図（ａ） ＃ （ｂ） ｔユそれぞれ従来の相異な
る半導体集積回路の一部を取シ出して平面ノリーン、断
面構造を示す因でろる。 ＩＱ・・・半導体基板、１１．２２・・・素子分離領域
、１２．２１・・・素子領域、１３．２３・・・絶縁膜
、１４．２４・・・コンタクトホール、１５．２５・・
・多結晶シリコン膜、１６．２６・・・下地導電層、１
２゜２７・・・高融点金属膜、１８．２８・・・配線層
、１９゜２９・・・４電層憤域。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｅ 第２図 第３図 ３′ ７ｃｏ （Ｊ Ｏｃｑ ａ）ｕ Ｌｌ ：Ｏ）
−− （）Ｑ Ｏ；）チー
！−第６図 ’（ｉＱ。 −一、−ノ ト ク
） ＃ （ｅ） ｅ （ｄ）は本発明の半導体集積回路
の一実施例を製造するプロの実施例に係る半導体集積回
路を製造するプロセスにおける平面ノリーンおよび断面
構造を示す図、第１０図および第１１図はそれぞれ本発
明の半導体集積回路における下地導電層上のコンタクト
ホールのパターンと配線ノーのパターンとの交差状態の
変形例を示す図、第１２図（ａ） ｅ ＜ｂ＞および第
１３図（ａ） ＃ （ｂ） ｔユそれぞれ従来の相異な
る半導体集積回路の一部を取シ出して平面ノリーン、断
面構造を示す因でろる。 ＩＱ・・・半導体基板、１１．２２・・・素子分離領域
、１２．２１・・・素子領域、１３．２３・・・絶縁膜
、１４．２４・・・コンタクトホール、１５．２５・・
・多結晶シリコン膜、１６．２６・・・下地導電層、１
２゜２７・・・高融点金属膜、１８．２８・・・配線層
、１９゜２９・・・４電層憤域。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｅ 第２図 第３図 ３′ ７ｃｏ （Ｊ Ｏｃｑ ａ）ｕ Ｌｌ ：Ｏ）
−− （）Ｑ Ｏ；）チー
！−第６図 ’（ｉＱ。 −一、−ノ ト ク
Claims (4)
- （１）半導体基板と、この半導体基板の表面に形成され
、一部にコンタクトホールが開孔された絶縁膜と、この
コンタクトホール部および上記絶縁膜上にパターン形成
された配線層と、上記コンタクトホールの下方の半導体
基板表面に不純物拡散により形成された下地導電層と、
この下地導電層に連なって導通するように半導体基板表
面の一部に形成された導電層領域とを具備し、上記コン
タクトホールのパターンと上記配線層のパターンとが交
差していることを特徴とする半導体集積回路。 - （２）前記導電層領域はＭＯＳトランジスタのソース領
域またはドレイン領域であり、前記パターンの交差部は
素子形成領域上に位置していることを特徴とする前記特
許請求の範囲第１項記載の半導体集積回路。 - （３）前記配線層はＭＯＳトランジスタのゲート電極と
同一材料により形成されていることを特徴とする前記特
許請求の範囲第１項または第２項記載の半導体集積回路
。 - （４）前記下地導電層は前記配線層からの不純物拡散に
より形成されていることを特徴とする前記特許請求の範
囲第１項記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011390A JPH01185949A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路 |
| US07/293,848 US4994894A (en) | 1988-01-21 | 1989-01-05 | Semiconductor device having an improved wiring pattern |
| KR1019890000574A KR910009353B1 (ko) | 1988-01-21 | 1989-01-20 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011390A JPH01185949A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185949A true JPH01185949A (ja) | 1989-07-25 |
| JPH0581183B2 JPH0581183B2 (ja) | 1993-11-11 |
Family
ID=11776681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011390A Granted JPH01185949A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4994894A (ja) |
| JP (1) | JPH01185949A (ja) |
| KR (1) | KR910009353B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7995865B2 (en) | 2005-02-21 | 2011-08-09 | Fujifilm Corporation | Apparatus and method for laying out images and program therefor |
| US8418133B2 (en) | 2005-02-23 | 2013-04-09 | Thomson Licensing | Method and apparatus for executing software applications |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244843A (en) * | 1991-12-17 | 1993-09-14 | Intel Corporation | Process for forming a thin oxide layer |
| DE69220067T2 (de) * | 1992-11-18 | 1997-09-11 | Sgs Thomson Microelectronics | Herstellung von direkte Kontakten in hoher Dichte MOS/CMOS Verfahren |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919354A (ja) * | 1982-07-24 | 1984-01-31 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-01-21 JP JP63011390A patent/JPH01185949A/ja active Granted
-
1989
- 1989-01-05 US US07/293,848 patent/US4994894A/en not_active Expired - Lifetime
- 1989-01-20 KR KR1019890000574A patent/KR910009353B1/ko not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7995865B2 (en) | 2005-02-21 | 2011-08-09 | Fujifilm Corporation | Apparatus and method for laying out images and program therefor |
| US8418133B2 (en) | 2005-02-23 | 2013-04-09 | Thomson Licensing | Method and apparatus for executing software applications |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0581183B2 (ja) | 1993-11-11 |
| US4994894A (en) | 1991-02-19 |
| KR890012401A (ko) | 1989-08-26 |
| KR910009353B1 (ko) | 1991-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |