JPH0581185A - Ｃｐｕ間通信方式 - Google Patents
Ｃｐｕ間通信方式Info
- Publication number
- JPH0581185A JPH0581185A JP24535891A JP24535891A JPH0581185A JP H0581185 A JPH0581185 A JP H0581185A JP 24535891 A JP24535891 A JP 24535891A JP 24535891 A JP24535891 A JP 24535891A JP H0581185 A JPH0581185 A JP H0581185A
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- Japan
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- data
- cpu
- buffer
- inter
- shared memory
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- Pending
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Abstract
(57)【要約】
【目的】メモリを共有し、ブロック転送型共有データバ
スを介して通信データの授受を行なうＣＰＵ間通信にお
けるＣＰＵ負荷の低減と送信処理時間の短縮。 【構成】送信側のＣＰＵ１と受信側のＣＰＵ２は共有メ
モリ４を使用し、ブロック転送型共有データバス３を介
して通信データの授受を行なう。共有メモリ３上には、
通信データを格納するデータバッファ６と、このデータ
バッファ６の使用状態を示すバッファ状態フラグ５とが
連続領域として確保され、これにより割込み処理が半減
され、ＣＰＵ１，２に対する負荷を著しく減少し迅速な
送信処理が可能となる。
スを介して通信データの授受を行なうＣＰＵ間通信にお
けるＣＰＵ負荷の低減と送信処理時間の短縮。 【構成】送信側のＣＰＵ１と受信側のＣＰＵ２は共有メ
モリ４を使用し、ブロック転送型共有データバス３を介
して通信データの授受を行なう。共有メモリ３上には、
通信データを格納するデータバッファ６と、このデータ
バッファ６の使用状態を示すバッファ状態フラグ５とが
連続領域として確保され、これにより割込み処理が半減
され、ＣＰＵ１，２に対する負荷を著しく減少し迅速な
送信処理が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵ間通信方式に関
し、特にブロックデータ転送型共有データバスと、共有
メモリと、複数のＣＰＵとから構成されて、高速データ
通信と高性能分散処理を必要とする分野でのブロックデ
ータ転送によるＣＰＵ間通信方式に関する。
し、特にブロックデータ転送型共有データバスと、共有
メモリと、複数のＣＰＵとから構成されて、高速データ
通信と高性能分散処理を必要とする分野でのブロックデ
ータ転送によるＣＰＵ間通信方式に関する。
【０００２】
【従来の技術】従来、ブロック転送型共有データバスに
連結された共有メモリと複数のＣＰＵとを有し、共有メ
モリを利用してＣＰＵ間通信を行なう場合には、データ
送信側ＣＰＵは図３のデータ送信側ＣＰＵの動作２２に
示すように、共有メモリにデータを書き込んだ後（ステ
ップ１４）、データ引取り要求をデータ受信側ＣＰＵに
通知し（ステップ１５）、一方受信側ＣＰＵは、データ
受信側ＣＰＵの動作２３に示すように、その通知を割込
みで受け取り（ステップ１６）、そのタイミングでデー
タの引取りを行い（ステップ１７）、データ引取り完了
の通知をデータ送信側ＣＰＵに通知し（ステップ１
８）、送信側ＣＰＵはその通知を割込みで受け取って割
込み処理を行なった後（ステップ１９）、一連のデータ
の授受が完了するという方式をとっていた。
連結された共有メモリと複数のＣＰＵとを有し、共有メ
モリを利用してＣＰＵ間通信を行なう場合には、データ
送信側ＣＰＵは図３のデータ送信側ＣＰＵの動作２２に
示すように、共有メモリにデータを書き込んだ後（ステ
ップ１４）、データ引取り要求をデータ受信側ＣＰＵに
通知し（ステップ１５）、一方受信側ＣＰＵは、データ
受信側ＣＰＵの動作２３に示すように、その通知を割込
みで受け取り（ステップ１６）、そのタイミングでデー
タの引取りを行い（ステップ１７）、データ引取り完了
の通知をデータ送信側ＣＰＵに通知し（ステップ１
８）、送信側ＣＰＵはその通知を割込みで受け取って割
込み処理を行なった後（ステップ１９）、一連のデータ
の授受が完了するという方式をとっていた。
【０００３】この場合、データの引取り完了を割込みで
通知するのは、共有メモリ上のデータバッファが次のデ
ータ引渡しのために利用可能であることを知らせるため
である。
通知するのは、共有メモリ上のデータバッファが次のデ
ータ引渡しのために利用可能であることを知らせるため
である。
【０００４】
【発明が解決しようとする課題】この従来のＣＰＵ間通
信方式では、送信動作が完了するまでに割込み処理が２
回必要であり、ＣＰＵの負荷が大きくなるという欠点が
ある。
信方式では、送信動作が完了するまでに割込み処理が２
回必要であり、ＣＰＵの負荷が大きくなるという欠点が
ある。
【０００５】割込み処理は他の処理に比較して多くの処
理時間を要するので、ＣＰＵ間通信を高速化する場合や
通信のトラフィックが大きくなる場合には、このＣＰＵ
負荷の増加が障害になっていた。
理時間を要するので、ＣＰＵ間通信を高速化する場合や
通信のトラフィックが大きくなる場合には、このＣＰＵ
負荷の増加が障害になっていた。
【０００６】また、送信側ＣＰＵのデータ書込みから受
信側ＣＰＵからのデータ引取り完了までが送信側ＣＰＵ
の送信処理時間となり、一つのデータの送信に要する時
間が大きくなるという欠点がある。
信側ＣＰＵからのデータ引取り完了までが送信側ＣＰＵ
の送信処理時間となり、一つのデータの送信に要する時
間が大きくなるという欠点がある。
【０００７】本発明の目的は、上述した欠点を除去し、
割込み処理を１回に削減してＣＰＵ間通信における処理
量を著しく軽減し、データ送信に要する時間を大幅に短
縮できるＣＰＵ間通信方式を提供することにある。
割込み処理を１回に削減してＣＰＵ間通信における処理
量を著しく軽減し、データ送信に要する時間を大幅に短
縮できるＣＰＵ間通信方式を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＣＰＵ間通信方
式は、ブロック転送型共有データバスを介して共有メモ
リを利用しつつＣＰＵ間で通信を行なうＣＰＵ間通信方
式であって、ＣＰＵ間で通信すべき通信データを格納す
るデータバッファと、前記データバッファの使用状態を
示すバッファ状態フラグとを前記共有メモリ上に連続領
域として確保してＣＰＵ間のデータの授受を制御する構
成を有する。
式は、ブロック転送型共有データバスを介して共有メモ
リを利用しつつＣＰＵ間で通信を行なうＣＰＵ間通信方
式であって、ＣＰＵ間で通信すべき通信データを格納す
るデータバッファと、前記データバッファの使用状態を
示すバッファ状態フラグとを前記共有メモリ上に連続領
域として確保してＣＰＵ間のデータの授受を制御する構
成を有する。
【０００９】また本発明のＣＰＵ間通信方式は、データ
送信ＣＰＵは、前記共有メモリから前記バッファ状態フ
ラグを読み出し、前記データバッファが使用中でなけれ
ば前記バッファ状態フラグの内容と送信データを一回の
ブロック転送で前記共有メモリに転送した後データ受信
ＣＰＵにデータ引取要求を行ない、データ受信ＣＰＵは
前記データ引取要求を割込みで受領して前記データバッ
ファからデータの引取りを行なって前記バッファ状態フ
ラグを未使用状態に書き換えてＣＰＵ間のデータ授受を
行なう構成を有する。
送信ＣＰＵは、前記共有メモリから前記バッファ状態フ
ラグを読み出し、前記データバッファが使用中でなけれ
ば前記バッファ状態フラグの内容と送信データを一回の
ブロック転送で前記共有メモリに転送した後データ受信
ＣＰＵにデータ引取要求を行ない、データ受信ＣＰＵは
前記データ引取要求を割込みで受領して前記データバッ
ファからデータの引取りを行なって前記バッファ状態フ
ラグを未使用状態に書き換えてＣＰＵ間のデータ授受を
行なう構成を有する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の一実施例の構成図、図２
は図１の実施例の動作のフローチャートである。
は図１の実施例の動作のフローチャートである。
【００１２】図１に示す実施例の構成はデータ通信を行
なうＣＰＵ１と、ＣＰＵ２と、共有メモリ４およびブロ
ック転送型共有データバス３を備えて成る。
なうＣＰＵ１と、ＣＰＵ２と、共有メモリ４およびブロ
ック転送型共有データバス３を備えて成る。
【００１３】いま、ＣＰＵ１からＣＰＵ２にデータを送
信する場合を例として説明する。
信する場合を例として説明する。
【００１４】送信データを持つＣＰＵ１は、図２のデー
タ送信側ＣＰＵの動作２０に示す如く、ブロック転送型
共有データバス３を介して共有メモリ４にアクセスし、
データバッファ６とともに連続領域を確保するバッファ
状態フラグ５を読み込む（ステップ７）。
タ送信側ＣＰＵの動作２０に示す如く、ブロック転送型
共有データバス３を介して共有メモリ４にアクセスし、
データバッファ６とともに連続領域を確保するバッファ
状態フラグ５を読み込む（ステップ７）。
【００１５】バッファ状態フラグ５の内容が、データバ
ッファ６が使用中であることを示していればデータの送
信は行なわず、次の送信タイミングまで待つ（ステップ
８）。
ッファ６が使用中であることを示していればデータの送
信は行なわず、次の送信タイミングまで待つ（ステップ
８）。
【００１６】バッファ状態フラグ５の内容が、データバ
ッファ６が使用中でないことを示していれば、一度のブ
ロック転送で送信データをデータバッファ６に転送する
と同時に、バッファ状態フラグ５もバッファ使用中に書
き換え（ステップ９）、ＣＰＵ２にデータ引取り要求を
発行する（ステップ１０）。ＣＰＵ２は、図２のデータ
受信側ＣＰＵの動作２１に示すように、データ引取り要
求を割込みで受け付け、割込み処理（ステップ１１）を
行なった後、データバッファ６からデータを読み出し
（ステップ１２）、その後にバッファ使用中フラグを未
使用状態とする（ステップ１３）。こうしてＣＰＵ１と
ＣＰＵ２間のデータの授受が完了する。
ッファ６が使用中でないことを示していれば、一度のブ
ロック転送で送信データをデータバッファ６に転送する
と同時に、バッファ状態フラグ５もバッファ使用中に書
き換え（ステップ９）、ＣＰＵ２にデータ引取り要求を
発行する（ステップ１０）。ＣＰＵ２は、図２のデータ
受信側ＣＰＵの動作２１に示すように、データ引取り要
求を割込みで受け付け、割込み処理（ステップ１１）を
行なった後、データバッファ６からデータを読み出し
（ステップ１２）、その後にバッファ使用中フラグを未
使用状態とする（ステップ１３）。こうしてＣＰＵ１と
ＣＰＵ２間のデータの授受が完了する。
【００１７】上述した如く、本発明のＣＰＵ間通信方式
は、従来方式と比べてバッファ状態フラグ５の処理があ
るため、共有メモリ４の読み書きの回数が２回多くなっ
ているが、もしバッファ領域とバッファ状態フラグの領
域を連続領域に定義しなければ、送信データを共有メモ
リ４のバッファ上に書き込んだ後、さらにバッファ状態
フラグを使用中に設定しなければならなくなり、共有メ
モリ４へのデータ書き込みがさらに１度多くなる。
は、従来方式と比べてバッファ状態フラグ５の処理があ
るため、共有メモリ４の読み書きの回数が２回多くなっ
ているが、もしバッファ領域とバッファ状態フラグの領
域を連続領域に定義しなければ、送信データを共有メモ
リ４のバッファ上に書き込んだ後、さらにバッファ状態
フラグを使用中に設定しなければならなくなり、共有メ
モリ４へのデータ書き込みがさらに１度多くなる。
【００１８】本発明の如く、二つの領域を連続領域とし
て確保することにより、共有メモリ４へのアクセスを一
度少なくすることが可能となる。
て確保することにより、共有メモリ４へのアクセスを一
度少なくすることが可能となる。
【００１９】ブロック転送型共有データバス３では、共
有メモリ４にアクセスするために要する時間を多く要す
るので、一度のアクセスを減らしたことによりＣＰＵ間
通信の性能を向上させることができる。
有メモリ４にアクセスするために要する時間を多く要す
るので、一度のアクセスを減らしたことによりＣＰＵ間
通信の性能を向上させることができる。
【００２０】また、共有メモリ４の読み書きの回数は２
回多くなっているが、割込み処理の回数は２回が１回に
なっている。割込み処理は共有メモリ４に対するアクセ
スよりもはるかに大きな処理時間を要するため、割込み
回数を減らしたことにより、全体的にはＣＰＵ間通信に
おける処理量を著しく軽減することができる。
回多くなっているが、割込み処理の回数は２回が１回に
なっている。割込み処理は共有メモリ４に対するアクセ
スよりもはるかに大きな処理時間を要するため、割込み
回数を減らしたことにより、全体的にはＣＰＵ間通信に
おける処理量を著しく軽減することができる。
【００２１】さらに送信側のＣＰＵ１は、受信側のＣＰ
Ｕ２の完了通知を待つ必要がないので、ＣＰＵ２の動作
に関係なく、早い時期に送信動作を完了することがで
き、その余裕分を他の処理に振り向けることができるよ
うになる。
Ｕ２の完了通知を待つ必要がないので、ＣＰＵ２の動作
に関係なく、早い時期に送信動作を完了することがで
き、その余裕分を他の処理に振り向けることができるよ
うになる。
【００２２】
【発明の効果】以上説明したように本発明は、ブロック
転送型共有データバスに接続された複数のＣＰＵ間で共
有メモリを利用してデータの授受を行なう場合に、ＣＰ
Ｕ間で授受すべき通信データを格納するデータバッファ
と、このデータバッファの使用状態を示すバッファ状態
フラグを共有メモリ上に連続領域として確保することに
より、割込み処理を半減してＣＰＵ通信におけるＣＰＵ
の負荷を著しく軽減させて高トラフィックの通信と、送
信動作の迅速処理を可能とすることができる効果があ
る。
転送型共有データバスに接続された複数のＣＰＵ間で共
有メモリを利用してデータの授受を行なう場合に、ＣＰ
Ｕ間で授受すべき通信データを格納するデータバッファ
と、このデータバッファの使用状態を示すバッファ状態
フラグを共有メモリ上に連続領域として確保することに
より、割込み処理を半減してＣＰＵ通信におけるＣＰＵ
の負荷を著しく軽減させて高トラフィックの通信と、送
信動作の迅速処理を可能とすることができる効果があ
る。
【図１】本発明の一実施例のＣＰＵ間通信方式の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施例の動作を示す流れ図である。
【図３】従来のＣＰＵ間通信方式の動作を示す流れ図で
ある。
ある。
１ ＣＰＵ ２ ＣＰＵ ３ ブロック転送型共有データバス ４ 共有メモリ ５ バッファ状態フラグ ６ データバッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 富士夫 神奈川県横浜市神奈川区新浦島町１丁目１ 番地25日本電気ロボツトエンジニアリング 株式会社内
Claims (2)
- 【請求項１】 ブロック転送型共有データバスを介して
共有メモリを利用しつつＣＰＵ間で通信を行なうＣＰＵ
間通信方式であって、ＣＰＵ間で通信すべき通信データ
を格納するデータバッファと、前記データバッファの使
用状態を示すバッファ状態フラグとを前記共有メモリ上
に連続領域として確保してＣＰＵ間のデータの授受を制
御することを特徴とするＣＰＵ間通信方式。 - 【請求項２】 データ送信ＣＰＵは、前記共有メモリか
ら前記バッファ状態フラグを読み出し、前記データバッ
ファが使用中でなければ前記バッファ状態フラグの内容
と送信データを一回のブロック転送で前記共有メモリに
転送した後データ受信ＣＰＵにデータ引取要求を行な
い、データ受信ＣＰＵは前記データ引取要求を割込みで
受領して前記データバッファからデータの引取りを行な
って前記バッファ状態フラグを未使用状態に書き換えて
ＣＰＵ間のデータ授受を行なうことを特徴とする請求項
１記載のＣＰＵ間通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24535891A JPH0581185A (ja) | 1991-09-25 | 1991-09-25 | Ｃｐｕ間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24535891A JPH0581185A (ja) | 1991-09-25 | 1991-09-25 | Ｃｐｕ間通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581185A true JPH0581185A (ja) | 1993-04-02 |
Family
ID=17132485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24535891A Pending JPH0581185A (ja) | 1991-09-25 | 1991-09-25 | Ｃｐｕ間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581185A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007128189A (ja) * | 2005-11-01 | 2007-05-24 | Shinsedai Kk | シリアルデータ送受信装置 |
-
1991
- 1991-09-25 JP JP24535891A patent/JPH0581185A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007128189A (ja) * | 2005-11-01 | 2007-05-24 | Shinsedai Kk | シリアルデータ送受信装置 |
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