JPH0581864A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0581864A JPH0581864A JP3245316A JP24531691A JPH0581864A JP H0581864 A JPH0581864 A JP H0581864A JP 3245316 A JP3245316 A JP 3245316A JP 24531691 A JP24531691 A JP 24531691A JP H0581864 A JPH0581864 A JP H0581864A
- Authority
- JP
- Japan
- Prior art keywords
- storing
- output
- signal
- latch
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 210000003739 neck Anatomy 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】デジタル回路を構成した時、速度は回路の複雑
さによって決まるが、特にネックとなる記憶装置の速度
について、より速い速度で使用できる回路を提供する。 【構成】アドレス信号をラッチする第１のラッチと、第
１のラッチの出力信号によりデータを出力する記憶回路
と、記憶回路の出力をラッチする第２のラッチにより構
成される記憶部を複数個備え、各記憶部の出力はセレク
タにより選択されて出力される。
さによって決まるが、特にネックとなる記憶装置の速度
について、より速い速度で使用できる回路を提供する。 【構成】アドレス信号をラッチする第１のラッチと、第
１のラッチの出力信号によりデータを出力する記憶回路
と、記憶回路の出力をラッチする第２のラッチにより構
成される記憶部を複数個備え、各記憶部の出力はセレク
タにより選択されて出力される。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、特に高
速動作利用が可能な半導体記憶装置に関する。
速動作利用が可能な半導体記憶装置に関する。
【０００２】
【従来の技術】従来同一のＬＳＩ上に回路を実現した場
合、動作速度のネックは回路の複雑さで決まり、記憶装
置はネックの１つに数えられている。そこで所望の速度
を得ようとした場合には、動作速度のより早いＬＳＩプ
ロセスを使用するかまたは、記憶装置を別のＬＳＩとし
て外付けにする必要があった。特に機器の動作を制御す
るためのプログラムに格納するものや、参照用データを
格納するためのものは、記憶容量は比較的小さいものの
書込み速度に比べ早い読出し速度を要求されている。
合、動作速度のネックは回路の複雑さで決まり、記憶装
置はネックの１つに数えられている。そこで所望の速度
を得ようとした場合には、動作速度のより早いＬＳＩプ
ロセスを使用するかまたは、記憶装置を別のＬＳＩとし
て外付けにする必要があった。特に機器の動作を制御す
るためのプログラムに格納するものや、参照用データを
格納するためのものは、記憶容量は比較的小さいものの
書込み速度に比べ早い読出し速度を要求されている。
【０００３】
【発明が解決しようとする課題】このように装置全体を
速く動作させるためにはより速い記憶装置が必要である
が、同一ＬＳＩ上に実現させるためには速度が記憶装置
によって決まるため、その他の回路が不必要に速くな
り、消費電力が大きくなるという欠点があり、また記憶
装置を外付けにする場合には、配置のための面積が増し
てしまうという欠点があった。
速く動作させるためにはより速い記憶装置が必要である
が、同一ＬＳＩ上に実現させるためには速度が記憶装置
によって決まるため、その他の回路が不必要に速くな
り、消費電力が大きくなるという欠点があり、また記憶
装置を外付けにする場合には、配置のための面積が増し
てしまうという欠点があった。
【０００４】
【課題を解決するための手段】本発明の記憶装置は、ア
ドレス信号をラッチする第１のラッチと、この第１のラ
ッチの出力を受けてデータを出力する記憶回路と、この
記憶回路の出力をラッチする第２のラッチにより構成さ
れる記憶部を複数備え、各記憶部の出力をセレクタによ
り切り替えている。
ドレス信号をラッチする第１のラッチと、この第１のラ
ッチの出力を受けてデータを出力する記憶回路と、この
記憶回路の出力をラッチする第２のラッチにより構成さ
れる記憶部を複数備え、各記憶部の出力をセレクタによ
り切り替えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】第１図は本発明の記憶部を２個持った場合
のブロック構成図である。１ａ，１ｂはそれぞれ第１の
ラッチ、２ａ，２ｂは記憶回路、３ａ，３ｂは第２のラ
ッチであり、それぞれラッチ１ａ、記憶回路２ａ、ラッ
チ３ａとラッチ１ｂ、記憶回路２ｂ、ラッチ３ｂで記憶
部を構成している。４はセレクタであり、第２のラッチ
３ａ，３ｂの出力を切り替え、データ出力１８として出
力する。
のブロック構成図である。１ａ，１ｂはそれぞれ第１の
ラッチ、２ａ，２ｂは記憶回路、３ａ，３ｂは第２のラ
ッチであり、それぞれラッチ１ａ、記憶回路２ａ、ラッ
チ３ａとラッチ１ｂ、記憶回路２ｂ、ラッチ３ｂで記憶
部を構成している。４はセレクタであり、第２のラッチ
３ａ，３ｂの出力を切り替え、データ出力１８として出
力する。
【０００７】ここで第２図に示されるようにアドレス信
号１１にデータＡが与えられている時、ラッチ信号１３
が立上がると、第１のラッチ１ａが動作し信号１５ａに
はアドレス信号が出力される。記憶回路２ａはアドレス
信号の変化によって動作し、信号１６ａにＤＡＴＡ−Ａ
を出力する。さらに信号１６ａはラッチ信号１３により
第２のラッチ３ａが動作し信号１７ａとして出力され
る。
号１１にデータＡが与えられている時、ラッチ信号１３
が立上がると、第１のラッチ１ａが動作し信号１５ａに
はアドレス信号が出力される。記憶回路２ａはアドレス
信号の変化によって動作し、信号１６ａにＤＡＴＡ−Ａ
を出力する。さらに信号１６ａはラッチ信号１３により
第２のラッチ３ａが動作し信号１７ａとして出力され
る。
【０００８】またラッチ１ｂ，３ｂはラッチ信号の立下
りで動作し、信号１７ｂを出力する。２個の記憶部は半
周期ずれたタイミングで動作し、アドレス信号１１を交
互に入力しながら動作することがわかる。よって記憶部
はアドレス信号１１の半分の速度で動いていることにな
る。あらかじめ記憶回路２ａ，２ｂに同一のデータを記
憶させておくことにより、アドレス信号１１とデータ出
力１８の変化から２倍の速度の記憶装置を実現できたこ
とになる。
りで動作し、信号１７ｂを出力する。２個の記憶部は半
周期ずれたタイミングで動作し、アドレス信号１１を交
互に入力しながら動作することがわかる。よって記憶部
はアドレス信号１１の半分の速度で動いていることにな
る。あらかじめ記憶回路２ａ，２ｂに同一のデータを記
憶させておくことにより、アドレス信号１１とデータ出
力１８の変化から２倍の速度の記憶装置を実現できたこ
とになる。
【０００９】ここで記憶回路２ａ，２ｂをアドレス信号
の変化により起動のかかる非動期型として説明したが、
クロック信号により動作する動期型にても同様の特性を
得ることができる。
の変化により起動のかかる非動期型として説明したが、
クロック信号により動作する動期型にても同様の特性を
得ることができる。
【００１０】第３図は記憶部を４個にした場合の実施例
であり、４倍の速度の記憶装置を得ることができる。
であり、４倍の速度の記憶装置を得ることができる。
【００１１】
【発明の効果】以上説明したようにアドレスをラッチす
る第１のラッチとアドレス信号に対応したデータを出力
する記憶回路、記憶回路の出力をラッチする第２のラッ
チにより構成された記憶部を複数個持ち、ラッチ信号及
びセレクト信号により記憶部の動作を記憶部の数量の割
合だけ遅くすることができ、よって動作速度の遅い記憶
回路を記憶部の数量倍早い動作周期の中で使用すること
ができ、これを同一のＬＳＩにて実現できるため、より
速度の早いプロセスを選ぶ必要がないため消費電力が過
大とならず、配置面積も最小となる効果がある。
る第１のラッチとアドレス信号に対応したデータを出力
する記憶回路、記憶回路の出力をラッチする第２のラッ
チにより構成された記憶部を複数個持ち、ラッチ信号及
びセレクト信号により記憶部の動作を記憶部の数量の割
合だけ遅くすることができ、よって動作速度の遅い記憶
回路を記憶部の数量倍早い動作周期の中で使用すること
ができ、これを同一のＬＳＩにて実現できるため、より
速度の早いプロセスを選ぶ必要がないため消費電力が過
大とならず、配置面積も最小となる効果がある。
【図１】記憶部が２個の場合である本発明の一実施例の
ブロック構成図
ブロック構成図
【図２】第１図の動作を示すタイムチャート
【図３】記憶部４個の場合である本発明の他の実施例の
ブロック構成図
ブロック構成図
１０ａ，１０ｂ 記憶部 １ａ，１ｂ，３ａ，３ｂ ラッチ ２ａ，２ｂ 記憶回路 ４ セレクタ
Claims (1)
- 【請求項１】 アドレス信号をラッチする第１のラッチ
回路と、前記第１のラッチ回路の出力によりアドレスが
決定されあらかじめ記憶された信号を出力する記憶回路
と、前記記憶回路の出力をラッチする第２のラッチ回路
によって構成される記憶部を複数組有し、入力側アドレ
ス信号は全ての記憶部に同一に入力され、記憶部出力は
セレクタを通して出力されることを特徴とする記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245316A JPH0581864A (ja) | 1991-09-25 | 1991-09-25 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3245316A JPH0581864A (ja) | 1991-09-25 | 1991-09-25 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581864A true JPH0581864A (ja) | 1993-04-02 |
Family
ID=17131859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3245316A Pending JPH0581864A (ja) | 1991-09-25 | 1991-09-25 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11328976A (ja) * | 1998-03-20 | 1999-11-30 | Cypress Semiconductor Corp | 単一サイクル読み取り／書き込み動作を実施する回路と方法、並びに上記回路を備えて上記方法を実行するランダムアクセスメモリ |
-
1991
- 1991-09-25 JP JP3245316A patent/JPH0581864A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11328976A (ja) * | 1998-03-20 | 1999-11-30 | Cypress Semiconductor Corp | 単一サイクル読み取り／書き込み動作を実施する回路と方法、並びに上記回路を備えて上記方法を実行するランダムアクセスメモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |