JPH0581941B2 - - Google Patents

Description

【発明の詳細な説明】

Ａ 産業上の利用分野 本発明はマイクロコンピユータ・システム、詳
細にいえば82385などのキヤツシユ制御装置及び
少なくとも64KBのキヤツシユ・メモリを含んで
いるキヤツシユ・サブシステムを用いたマイクロ
コンピユータ・システムに関する。 Ｂ 従来の技術とその課題 マイクロコンピユータ・システムにキヤツシ
ユ・サブシステムを使用すると、多くの魅力的な
作動上の利点が得られる。キヤツシユ・サブシス
テムを使用することによつてもたらされる利点
が、部分的には、キヤツシユ・メモリの大きさに
よつて左右されるものであるため、キヤツシユ・
メモリの大きさを増やすことが望まれている。キ
ヤツシユ・サブシステムを用いたマイクロコンピ
ユータ・システムは実際には、デユアル・バス・
マイクロコンピユータである。CPU及びキヤツ
シユ・サブシステムは、CPUローカル・バスと
呼ばれるものによつて互いに接続される。CPU
ローカル・バスとは別に、他の装置（入出力装
置、追加メモリなど）を接続できるシステム・バ
スがある。キヤツシユ・サブシステムの存在によ
つて、求める情報がキヤツシユ・サブシステムで
も見つかる限り、システム・バスは読取りアクセ
スから開放される。必ずしもすべて希望する情報
がキヤツシユ・サブシステムで見つかるわけでは
なく、また書込み操作が通常キヤツシユ・サブシ
ステム及びメモリの両方に対して行なわれるもの
であるため、システム・バスとCPUローカル・
バスの間に何らかの接続がなければならないこと
はもちろんである。 所与のCPUからの高速なアクセス時間をサポ
ートするためにメモリ装置からのデータをキヤツ
シユに入れておくことは新しい考えではない。第
１及び第２レベルのキヤツシユを含んでいる多く
のシステムが開発され、市販されている。 CPUのクロツク速度が増加しており、ひいて
は最小サイクル時間が減少しているので、パーソ
ナル・コンピユータのパフオーマンスを最大限と
するためにパーソナル・コンピユータ用のキヤツ
シユが開発されてきている。多くの会社（インテ
ル、日立、NEC、東芝など）がキヤツシユ制御
装置チツプ及びサブシステムを開発し、市販して
いる。ほとんどが利用可能なタグRAMの量によ
つて制限されており、最大32KBのキヤツシユ・
データRAMをサポートできるに過ぎない。 デユアル・バス・マイクロコンピユータの広く
使用されているクラスの１つとして、82385キヤ
ツシユ制御装置がある。市販されている82385キ
ヤツシユ制御装置は最大32KBのキヤツシユ・メ
モリの処理に制限されている。このようなマイク
ロコンピユータにおけるキヤツシユ・メモリの容
量を32KB超に増加させることが望まれている。
82385の仕様及び機能的な記述は、インテル「マ
イクロプロセツサ及び周辺装置ハンドブツク
（Microprocessor and Peripheral Handbook）」
及び「82385高性能32ビツトキヤツシユ制御装置
（82385 High Performance 32−Bit Cache
Controller）」（1987年）に収められている。ま
た、インテルの「80386入門（Introduction to
the 80386）」及び「80386ハードウエア・リフア
レンス・マニユアル（80386 Hardware
Reference Manual）」（1986年）も参照された
い。 したがつて、本発明の主たる目的はキヤツシ
ユ・メモリが32KBを超える、82385を用いたデ
ユアル・バス・マイクロコンピユータ・システム
を提供することである。他の目的は、サポートさ
れるキヤツシユ・メモリを増加させる装置を提供
することであるが、キヤツシユ制御装置自体では
このように増加したキヤツシユ・メモリ容量をサ
ポートできない、。 Ｃ 課題を解決するための手段 以下で説明するように、本発明は82385キヤツ
シユ制御装置がサポートできるキヤツシユRAM
を少なくとも64KBまで増加させるためのアーキ
テクチヤまたは方法、あるいはこれら両方を提供
する。このアーキテクチヤは所与の量のキヤツシ
ユRAMをサポートするように設計されたあらゆ
るキヤツシユ制御装置にも使用でき、またこのキ
ヤツシユRAMの少なくとも２倍の容量を提供で
きる。キヤツシユRAMのサイズを増加する手法
は、追加のタグRAMを必要とするものではな
く、最小量の付加的なサポート論理のみを必要と
するものである。 82385は内部に４つの構成要素を含んでいる。
82385はマイクロコンピユータのシステム・バス
とインタフエースする82385ローカル・バス・イ
ンタフエース、80386制御バスとイタンフエース
するプロセツサ・インタフエース、80386のアド
レス・バス及び「スヌープ」バスの両方からの入
力を有するキヤツシユ・デイレクトリ、ならびに
キヤツシユ・メモリを実際に制御するキヤツシユ
制御部を含んでいる。キヤツシユ・メモリが
82385の外部にあるため、キヤツシユ・メモリの
サイズを物理的に変更することは、82385の内部
にあり、したがつて変更できないキヤツシユ・デ
イレクトリの編成によつて禁じられているだけで
ある。 内部のキヤツシユ・デイレクトリは1024個のタ
グのスペースを備えている。32KBのキヤツシユ
では、各タグは32バイトを表す。データ・バスが
32ビツトであるから、単一の主メモリが参照する
のは１バイトではなく、４バイトである。アクセ
スされる４バイトをラインと呼ぶ。したがつて、
各タグは８ラインを表す。キヤツシユ・デイレク
トリがキヤツシユ制御装置内部にあり、したがつ
て変更できないのであるから、本発明によれば、
キヤツシユ・メモリの容量はラインのサイズを増
やすことによつて増やされる。好ましい実施例に
おいて、ライン・サイズは４バイトから８バイ
ト、すなわち64ビツトへと２倍にされた。ライ
ン・サイズを２倍にすることによつて、タグは依
然として８ラインを表すが、各ラインは４バイト
ではなく８バイトとなる。 タグ・デイレクトリの容量を増やすことができ
ないので、各タグは32バイトではなく、64バイト
を表さなければならない。これはタグの編成にお
けるアドレス・ラインの重みを１ビツトだけシフ
トすることによつて達成される。 製造業者の資料において、アドレス・バス・ラ
インはCPUの対応するアドレス出力ピンに接続
されるものと記載されている。アドレス・ライン
はキヤツシユ制御装置の対応するアドレス入力ピ
ンに接続され、この態様において、CPUのアド
レス出力ピンはキヤツシユ制御装置の対応する入
力ピンに接続される。本発明では、アドレス・ラ
インがシフトされているので、正確に説明するた
め異なる命名法を使用する。詳細にいえば、
CPUのアドレス出力ピンは接頭辞「Ａ」を付け
て識別し、アドレス・バスの対応するアドレス・
ラインには同一の参照文字を付ける（これが一般
的である）。しかしながら、キヤツシユ制御装置
のアドレス入力ピンには「CC」という接頭辞を
付けて識別する。システム・バスのアドレス・ラ
インは「BA」という接頭辞を付けて識別し、シ
ステム・バスのデータ・ラインは「BD」という
接頭辞を付けて識別する。 詳細にいえば、80386からのアドレス・ピンＡ
３〜Ａ３０は82385のアドレス・ピンCCA２〜
CCA２９に接続される（82385のアドレス入力
CCA３０は接地され、80386のアドレス出力Ａ３
１は82385の入力CCA３１に接続される）。同時
に、64KBキヤツシユ・メモリのライン・サイズ
は４バイトから８バイトに増加される。32ビツト
の単一読取りサイクル容量を与えた場合
（80386／82385マシンで）、読取りミス毎に余分の
読取りサイクルを作成する必要が生じる。余分の
読取りサイクルはシステムに対する80386のイン
タフエースを維持するために必要である。換言す
ると、80386及び82385は読取りミス・サイクル当
たり１つのラインにアクセスするように設計され
ている。新しいラインが（４バイトではなく）８
バイトであるから、このインタフエースを維持す
るには、何らかの変更が必要である。行なわれた
変更は（82385及び80386の両方に透過な）第２の
読取りサイクルを生成し、ラインの第２の４バイ
トにアクセスすることである。第１の読取りサイ
クルは新しいライン・サイズの半分（４バイト）
を抽出するのに対し、第２の読取りサイクルは新
しいライン・サイズの他の４バイト（残りの32バ
イト）を抽出する。２つの読取りサイクルの一方
において、CPUが供給するアドレスではないア
ドレスが付加論理によつて生成される。詳細にい
えば（80386からの）アドレス・ラインＡ２は反
転され、キヤツシユRAMに記憶されている最初
の４バイトを取り出すために使用される。その
後、（反転されていない）ラインＡ２が再度シス
テムに渡され、32ビツトの第２のグループをアド
レスする。第２の読取りサイクル中に読み取られ
たデータは、プロセツサに提示され、またキヤツ
シユRAMにも記憶される。第２のサイクルは代
替アドレス・ストローブ信号（／MISS１）を発
生することによつて生成される。／MISS１はシ
ステム・バス・インタフエース装置（マイクロ・
チヤネルまたはその他のシステム・バス）及びロ
ーカル・バス・インタフエースによつて、代替／
BADS信号（82385アドレス・ストローブ）とし
て使用される。第２のサイクルはシステムに対す
るパイプライン式プロセツサ・サイクルと同様で
ある。したがつて、／BADSまたは／MISS１は
いずれもバス・サイクルを開始できる。第２の読
取りサイクルを生成する代わりとして、メモリ装
置に対するデータ・インタフエースを32ビツトか
ら64ビツトに増やすことができる。しかしなが
ら、適切なデータを80386にゲートするために余
分のクロス・オーバ・バツフアが必要であるか
ら、この代替策は高速DRAM及びSRAMを必要
とすることになる。これは82385キヤツシユ・イ
ンタフエースに比べ、性能を大幅に改善する。 さらに、好ましい実施例によれば、82385及び
80386に対するREADY信号は、第２の読取りミ
ス・バス・サイクルの終りまで、活動状態に保持
される。最初の32ビツト（第１の読取りサイク
ル）は、SRAMCS２チツプ選択をパルス駆動す
ることによつてキヤツシユRAMに記憶される。
この信号はSRAMのチツプ選択入力に結合され
る。このチツプ選択入力は、高レベルが活動状態
を表す（アクテイブ・ハイ）。SRAMCS２は通常
は活動状態であり、キヤツシユの第１の読取りサ
イクルの終りまたは読取りミスで不活動状態とな
る。１CLK２クロツク・サイクル後に、再度活
動状態となる。 スヌープ動作に適合するには、スヌープ・アド
レスも１ビツトシフトしなければならない。これ
はシステム・バス・アドレス信号BA３〜BA２
３を82385のスヌープ・アドレス端子SA２〜SA
２２のそれぞれに接続することによつて実現され
る。信号ADRNABLEは82385のスヌープ・アド
レス信号SA２３に接続される。ADRNABLEは
16メガバイト未満のすべてのスヌープ・アドレス
に対して低く、また16メガバイト以上のすべての
スヌープ・アドレスに対して高くなる。これによ
つて、24ビツト・アドレス指定または32ビツト・
アドレス指定が可能なシステム・マスタに対して
キヤツシユ無効化サイクルが適切に機能すること
が可能となる。スヌープ・アドレスとして
ADRNABLEを使用することで、最大スヌープ
可能メモリ・スペースが32メガバイトに制限され
る。ADRNABLEが82385に対する入力として必
要なのは、アドレスのうち24ビツトのみを駆動す
るシステム・マスタがSA２４〜SA３１を駆動せ
ず、スヌープ可能アドレス・スペースを16メガバ
イトに制限するからである。82385のこれらの入
力（SA２４〜SA３１）は接地される（あるいは
低くなる）。 CPUのアドレス出力とキヤツシユ制御装置の
アドレス入力の間の関係をオフセツトする手法を
使用して、82385以外のキヤツシユ制御装置に対
してサポートされるキヤツシユ・メモリの容量を
増加できることも明らかであろう。 したがつて、一態様において、本発明は以下の
ものからなるマルチ・バス・マイクロコンピユー
タ・システムを提供する。 CPU及びキヤツシユ・サブシステムがCPUロ
ーカル・バスによつて接続されており、該キヤツ
シユ・サブシステムがキヤツシユ制御装置及びキ
ヤツシユ・メモリを含んでおり、システム・バス
手段が前記キヤツシユ制御装置をランダム・アク
セス・メモリ及び複数個のアドレス可能機能ユニ
ツトに接続しており、 前記CPUがアドレス指定出力を有しており、
前記キヤツシユ制御装置がアドレス指定入力を有
しており、 CPUアドレス指定出力が前記キヤツシユ制御
装置の対応するアドレス指定入力に接続されない
ように、前記CPUアドレス指定出力のいくつか
を、前記キヤツシユ制御装置のアドレス指定入力
のいくつかに接続する手段がある。 前記CPUの少なくとも１つのアドレス指定出
力を、前記CPUによつて生成されない前記ラン
ダム・アクセス・メモリに対するアドレス指定入
力を生成するためのアドレス論理生成手段に接続
する手段がある。 本発明の特定の一実施例によれば、CPUアド
レス指定出力Ａ３〜Ａ３０はキヤツシユ制御装置
のアドレス指定入力Ａ２〜Ａ２９に接続され、
CPUアドレス指定出力Ａ２はアドレス論理生成
手段に接続される。 本発明による特定の一実施例において、82385
キヤツシユ制御装置及び本発明にしたがつて付加
された論理は64KBのキヤツシユをサポートする
システムを提供する。 Ｄ 実施例 第８図は本発明を用いることのできる典型的な
マイクロコンピユータ・システムを示している。
図示のように、マイクロコンピユータ・システム
１０は互いに相互接続される多数の構成要素から
なつている。詳細にいえば、システム装置３０は
モニタ２０（周知のビデオ表示装置など）に結合
され、これを駆動する。システム・ユニツト３０
はキーボード４０及びマウス５０などの入力装置
にも結合されている。プリンタ６０などの出力装
置をシステム・ユニツト３０へ接続することもで
きる。さらに、システム・ユニツト３０はデイス
ク駆動機構７０などの１台または複数台のデイス
ク駆動機構を含んでいてもかまわない。以下で説
明するように、システム・ユニツト３０は信号を
与えるためのキーボード４０及びマウス５０など
の入力装置、ならびにデイスク駆動機構７０など
の入出力装置に応答して、モニタ２０及びプリン
タ６０などの出力装置を駆動する。もちろん、当
分野の技術者には、他の周知の構成要素もシステ
ム・ユニツト３０に、これとの対話のために接続
できることが認識されよう。本発明によれば、マ
イクロコンピユータ・システム１０は（以下で詳
細に説明するように）キヤツシユ・メモリ・サブ
システムを含んでおり、プロセツサ、キヤツシユ
制御装置及びキヤツシユ・メモリを相互接続し、
バツフアを介してシステム・バスに結合される
CPUローカル・バスが存在するようになつてい
る。キーボード４０、マウス５０、デイスク駆動
機構７０、モニタ２０及びプリンタ６０などの入
出力装置に相互接続され、かつこれらと対話す
る。さらに、本発明によれば、システム・ユニツ
ト３０はシステム・バスとその他の（オプシヨン
の）入出力装置、メモリなどとの間の相互接続の
ためにマイクロチヤネル・バスからなる第３のバ
スを含んでいることもできる。 第２図は本発明による典型的なマイクロコンピ
ユータ・システムの各種の構成要素を示す高レベ
ル・ブロツク図である。CPUローカル・バス２
３０（データ、アドレス及び制御用の構成要素か
らなる）は、マイクロプロセツサ２２５（80386
など）、キヤツシユ制御装置２６０（82385など）、
及びランダム・アクセス・キヤツシユ・メモリ２
５５の接続を行なう。CPUローカル・バス２３
０には、バツフア２４０も結合されている。バツ
フア２４０自体はシステム・バス２５０に接続さ
れており、アドレス、データ及び制御用の構成要
素からなつている。システム・バス２５０はバツ
フア２４０及びもう１つのバツフア２５３の間を
延びている。 システム・バス２５０はバス制御及びタイミン
グ要素２６５、ならびにDMA制御装置３２５に
も接続されている。アービトレーシヨン制御バス
３４０はバス制御及びタイミング要素２６５なら
びに中央アービトレーシヨン要素３３５を結合し
ている。メモリ３５０もシステム・バス２５０に
接続されている。メモリ３５０はメモリ制御装置
３５１、アドレス・マルチプレクサ３５２及びデ
ータ・バツフア３５３を含んでいる。これらは第
２図に示すように、メモリ要素３６１ないし３６
４によつて相互接続されている。 もう１つのバツフア２５４はシステム・バス２
５０及びプレーナ・バス２７０の間に結合されて
いる。プレーナ・バス２７０はアドレス、データ
及び制御用それぞれの構成要素を含んでいる。プ
レーナ・バス２７０に沿つて、デイスプレイ・ア
ダプタ２７５（モニタ２０を駆動するのに使用さ
れる）、クロツク２８０、追加のランダム・アク
セス・メモリ２８５、RS232アダプタ２９０（シ
リアル入出力動作に使用される）、プリンタ・ア
ダプタ２９５（プリンタ６０を駆動するのに使用
できる）、タイマ３００、デイスケツト・アダプ
タ３０５（デイスク駆動機構７０と協働する）、
割込み制御装置３１０及び読取り専用メモリ
（ROM）３１５などの各種の入出力アダプタ及
びその他の構成要素が接続される。バツフア２５
３はシステム・バス２５０と、マイクロチヤネ
ル・ソケツトで表されるマイクロチヤネル・バス
３２０などのオプシヨン機構バスとの間のインタ
フエースを提供する。メモリ３３１などの装置を
バス３２０に結合することもできる。 キヤツシユ書込み用のデータはメモリ３５０か
ら得られるが、このデータをマイクロチヤネル・
バスに設置したメモリなどの他のメモリから得る
こともできる。 第３図はインテルの刊行物「82385高性能32ビ
ツト・キヤツシユ制御装置（82385 High
Performance 32−Bit Cache Controller）」
（1987年）から取つたブロツク図である。第３図
は82385が内部に４つの構成要素、すなわちロー
カル・バス・インタフエース、プロセツサ・イン
タフエース、キヤツシユ制御及びキヤツシユ・デ
イレクトリを含んでいることを示している。キヤ
ツシユ・メモリの容量を増加するという本発明の
目的に意義があるのは、キヤツシユ・デイレクト
リが82385の内部にあることである。キヤツシ
ユ・デイレクトリの容量を変更することはできな
い。さらに、同様に重要なのは、キヤツシユ・デ
イレクトリの内容と、80386アドレス・バスから
キヤツシユ・デイレクトリに印加される情報との
間の変更がないことである。 従来技術はキヤツシユを編成し、キヤツシユ・
メモリと主メモリの間の関係を選択する多くの手
法を明らかにしている。一般的な手法の１つは直
接マツピングといわれるものであり、他の一般的
な手法は２ウエイ・セツト・アソシアテイブとい
われるものである。80386のアドレス・バスは32
ビツト幅であり、したがつて82385はアドレス指
定入力CCA０〜CCA３１を有している。直接マ
ツピング・モードにおいて、キヤツシユ・デイレ
クトリは1024の26ビツト・レジスタを含んでい
る。1024のレジスタの各々は第４図に示すように
分割されている。ビツト０〜７（８ビツト）はキ
ヤツシユ制御要素によつて作成される。これらは
ライン有効ビツトであつて、キヤツシユの各ライ
ンに対応している。32KBのキヤツシユ（最大許
容量）を使用している82835に対してインテルが
推奨しているのは、直接マツプされたタグ・フイ
ールド・デイレクトリの１つの項目を、各４バイ
トの８つのデータ・ラインと関連付けることであ
る。ビツト８はタグ有効ビツトであつて、これも
キヤツシユ制御によつて作成される。ビツト９〜
25はアドレス・ビツトＡ３１〜Ａ１５に対応して
おり、これらは80386アドレス・バスに提供され
るものとして直接記憶される。インテルが推奨し
ているアーキテクチヤにおいて、80386からのア
ドレス指定出力ビツトＡ２〜Ａ３１は直接、
82385の対応するアドレス入力、すなわちCCA２
〜CCA３１に接続される。しかしながら、以下
で説明するように、本発明によれば、この推奨事
項を順守せず、実際には80386のアドレス出力ビ
ツトのいくつかと、82385のアドレス・バス入力
端子との間には「オフセツト」ないしシフトがあ
る。 アドレス・ビツトＡ１４〜５はタグRAMデイ
レクトリをアドレスするのに使用される。当分野
の技術者には、これらの10ビツトが1024のレジス
タから１つを選択するのに充分であることが認識
できよう。アドレス・ビツトＡ４〜Ａ２（３ビツ
ト）は８つのラインのうち１つを選択するのに使
用される。 第６図は２ウエイ・セツト・アソシアテイブ方
式のキヤツシユ・デイレクトリの編成を示してい
る。この編成において、1024のレジスタは半分に
分割され、512の27ビツト・レジスタをデイレク
トリＡに、また残り512の27ビツト・レジスタを
デイレクトリＢにもたらす。まず、デイレクトリ
Ａの典型的なレジスタを参照すると、ビツト０〜
７はこの場合も８つのライン有効ビツトであり、
キヤツシユ制御装置によつて作成され、キヤツシ
ユ・デイレクトリに記憶される。各ライン有効ビ
ツトは４バイトのラインを表す。ビツト８はこの
場合もタグ有効ビツトであり、ビツト９〜26は
80386のアドレス・ビツトＡ３１〜Ａ１４に対応
しており、これらは直接記憶され、選択されたペ
ージを示す。アドレス・ビツトＡ１３〜Ａ５（９
ビツト）はデイレクトリ中の512のレジスタから
１つを選択するのに充分なものである。デイレク
トリＢは同様な態様で編成される。この場合も、
第４図に関して説明した編成と同様に、アドレ
ス・ビツトＡ２〜Ａ４（３ビツト）はタグによつ
て表される８つのラインのうちの１つを選択する
のに充分なものである（この場合も、ラインは４
バイトである）。さらに、各タグ対に対し、LRU
（Least Recently Used）ビツトがある。このビ
ツトはキヤツシユ制御装置によつてセツトまたは
リセツトされ、次の入力をデイレクトリＡまたは
デイレクトリＢのいずれかに対して行なうかを示
す。 この一定の編成及びキヤツシユ・デイレクトリ
の一定の容量を与えた場合、ならびに80386アド
レス指定出力ビツト及び主メモリの間の不変の関
係を維持する必要性を与えた場合、本発明の目的
は64KBのキヤツシユをサポートするためのアー
キテクチヤを形成することである。直接マツプ・
タグ・アーキテクチヤの場合、1024のデイレクト
リ項目の各々は８つのラインを表す。各ラインが
４バイトであるから、当分野の技術者にはこのア
ーキテクチヤを使用したキヤツシユ・メモリの最
大容量が、どのようにして32KBになるかが理解
できよう。２ウエイ・セツト・アソシアテイブ・
アーキテクチヤ（第６図）は同一の結果をもたら
す。 本発明によれば、ライン・サイズは４バイトか
ら８バイトへ変更されている。第５図は直接マツ
プ・タグ・フイールドに対する対応したキヤツシ
ユ・デイレクトリ編成を示す。第５図に示すよう
に、ビツト０〜７はこの場合も８つのライン有効
ビツトを表している。これらのビツトは、各ライ
ンが４バイトか８バイトかには無関係に、キヤツ
シユ制御によつて書込み及び再書込みされる。ビ
ツト８はこの場合もタグ有効ビツトである。ライ
ンを選択するのにビツトＡ２〜Ａ４を使用する代
わりに、ビツトＡ３〜A5を使用して、ラインを
選択する。結果として、ビツトＡ６〜Ａ１５を使
用して、キヤツシユ・デイレクトリのレジスタを
アドレスする（第４図に示した従来例で、ビツト
Ａ５〜Ａ１４を使用するのと対照的である）。し
たがつて、デイレクトリは16ビツトのタグ・フイ
ールド、ビツトＡ１６〜Ａ３１を含むようにな
る。上記のデータは次いでビツト位置０〜２４を
占有し、ビツト位置２５を空のまま残す。 第７図は、第５図が第４図に対するものであつ
たのと同様、第６図に対する同様な関係を示して
いる。詳細にいえば、各タグ・レジスタはこの場
合も８つのライン有効ビツトを有しているが、こ
れらの８つのライン有効ビツトの各々は４バイト
のラインではなく、８バイトのラインを表してい
る。ビツトＡ３〜Ａ５は所与の８バイトのライン
を選択するのに使用される。８番目のビツトはこ
の場合もタグ有効ビツトである。ビツトＡ６〜Ａ
１４はタグ・レジスタをアドレスするために使用
される（第６図でビツトＡ５〜Ａ１３を使用する
のと対照的なものである）。したがつて、ビツト
Ａ１５〜Ａ３１（Ａ１４〜Ａ３１ではなく）は直
接記憶され、選択されたページを示す。 第１図には第２図の一部の詳細なブロツク図が
示されており、これは関連する信号と、第１図に
示されているいくつかの構成要素の間の相互接続
との関係を示している。詳細にいえば、第１図は
CPU２２５、キヤツシユ制御装置２６０、アド
レス・ラツチAL、データ・ラツチDL、バツフア
２４０の構成要素（第２図参照）、キヤツシユ・
メモリ２５５ならびに数種類の付加的な論理構成
要素を示している。これらの付加的な論理構成要
素はPAL Ｃ１、PAL Ｃ２，２入力ANDゲート
のセツトＧ１〜Ｇ７、ORゲート０１及びラツチ
Ｄ１を含んでいる。 第１図は個別論理要素Ｃ１，Ｃ２，０１及びＧ
１〜Ｇ７を示しているが、当分野の技術者には各
種の個別要素に各種の論理機能をパツケージする
際に、広い許容度があることが認識されよう。第
１図に示した明細は各種の個別要素に論理機能
を、どのようにパツケージするかについての指示
というよりも、明細のためのものである。 第１図のアーキテクチヤと、82385の製造業者
が推奨しているものとの間の２つの主たる相違は
キヤツシユ・メモリ２５５と、CPU２２５の出
力とキヤツシユ制御装置２６０との間の関係とに
ある。詳細にいえば、82385の製造業者はキヤツ
シユの最大容量が32KBであることを明確にして
いるが、キヤツシユ・メモリ２５５（すなわち、
スタテイツク・ランダム・アクセス・メモリ−
SRAM）は32KBのバンクＡと同様な32KBのバ
ンクＢに分割された、少なくとも64Kバイトの容
量を有している。 第１図の一番上に示されているように、CPU
２２５のアドレス出力ビツトＡ３〜Ａ３１はキヤ
ツシユ制御装置２６０のアドレス指定入力CCA
２〜CCA２９及びCCA３１に接続されている。
詳細にいえば、第１図はビツトＡ３〜Ａ３０が端
子CCA２〜CCA２９に接続されており、端子Ａ
３１が端子CCA３１に接続されていることを表
すことを目的としたものである。第１図に示すよ
うに、端子CCA３０は接地されている。アドレ
ス・ビツトＡ２はPAL Ｃ２及びラツチＤ１に対
する入力を形成する。PAL Ｃ２の出力の１つは
信号NEWA２で、アドレス・ラツチALへ入力さ
れ、それによりアドレス・ラツチALはビツト
BA２〜BA３１を出力できる。出力ビツトBA３
〜BA３１は入力ビツトＡ３〜Ａ３１に完全に対
応しており、出力ビツトBA２は入力ビツト
NEWA２に対応している。 キヤツシユ・デイレクトリとマイクロコンピユ
ータ・システムのアドレス構造の間の関係がオフ
セツトされているため、スヌープ・バスにも注目
しなければならない。当分野の技術者には、キヤ
ツシユの一貫性を維持するために、キヤツシユ制
御装置２６０がメモリ書込み機能の可視性を有し
ていなければならないことが認識できよう。もち
ろん、制御装置２６０はCPU２２５のアドレス
指定出力及び制御出力との接続によつて、CPU
２２５に由来するメモリ書込み機能を認識でき
る。しかしながら、典型的なマイクロコンピユー
タ・システムにおいては、他の装置がメモリに対
する書込みを行なうこともでき、したがつてキヤ
ツシユ制御装置２６０には他の装置による主メモ
リへの書込みを監視するスヌープ機能を備えてい
る。オフセツトされた関係を維持するために、キ
ヤツシユ制御装置２６０のスヌープ入力端子SA
２〜SA２２は、第１図に示すようにアドレス・
ビツトBA３〜BA２３に接続されている。 前出の図面には明示されていないが、32KBの
キヤツシユ・メモリ（４バイトの項目として構成
されている）は13のアドレス指定ビツトを必要と
する。しかしながら、64KBのキヤツシユ・メモ
リ２５５は14のアドレス指定ビツトを必要とす
る。第１図に示したアドレス指定情報は、ラツチ
Ｄ１（12ビツト、Ａ３〜Ａ１４）の出力によつて
与えられる。さらに、キヤツシユ２５５のアドレ
ス指定入力Ａ０（13番目のビツト）はＣ２の
CACA２出力から与えられる。なお、14番目のビ
ツトの働きはキヤツシユ・イネーブルＡ（COEA
またはCWEA）またはキヤツシユ・イネーブル
Ｂ（COEBまたはCWEB）のいずれかを生成する
キヤツシユ制御装置によるバンク選択である。 キヤツシユ制御装置を用いる典型的なマイクロ
コンピユータ・システムが４バイトというライ
ン・サイズを採用している理由の１つは、デー
タ・バスの幅が、32ビツトだからである。デー
タ・バスの幅は、所与のメモリ・サイクルにおい
て、32ビツトをメモリから取り出すことができ、
それゆえキヤツシユの読取りミスに応じて、４バ
イトすなわち１イランの更新された情報を所与の
読取りサイクルにおいてキヤツシユに書き込める
ことを意味する。本発明の場合のように、４バイ
トから８バイトへライン・サイズを変更すること
の結果は、キヤツシユ読取りミスにおける１つの
ライン全体の更新を維持するために、他の変更を
行なわなければならないことを示唆する。本発明
の好ましい実施例において、PAL Ｃ１及びPAL
Ｃ２によつて与えられる追加の論理は、第２ない
し隠しメモリ・サイクルをもたらす。CPU２２
５及びキヤツシユ制御装置２６０はこのメモリ・
サイクルを認識できない。それゆえ、読取りミス
は２つのメモリ・サイクルを発生する。２つのメ
モリ・サイクルの内の第１のサイクルにおいて、
アドレス出力Ａ２は反転され（NEWA２）、32ビ
ツト・メモリ取出しにおいてアドレス・ビツトＡ
３〜Ａ３１とともに使用される。このメモリ・サ
イクルのデータは、キヤツシユ２５５に記憶され
る。その後、出力Ａ２の効果は再度システム
（NEWA２）及びキヤツシユRAM２５５に渡さ
れる（ビツトＡ３〜Ａ３１とともに）。しかしな
がら、このサイクルにおいて、Ａ２の効果はメモ
リからの32ビツトの第２のセツトをアドレスする
ために反転されることはない。第２のサイクル中
に読み取られたデータはプロセツサ２２５に提示
され、これもキヤツシユ２５５に記憶される。追
加のサイクルが代替アドレス・ストローブ信号
（MISS１）を発生することによつて生成される。
MISS１はシステム・バス・インタフエース装置
（マイクロチヤネルまたはその他のシステム・バ
ス）及びローカル・バス・メモリ・インタフエー
スによつて、代替BADS（82385アドレス・ストロ
ーブ）信号として使用される。この追加ないし隠
しサイクルはシステム・インタフエースに対する
パイプライン式プロセツサ・サイクルとみなさ
れ、したがつてBADSまたはMISS１はバス・サ
イクルを開始できる。 MISS１は本発明の好ましい実施例にしたがつ
て追加ないし隠しサイクルを生成するために使用
されるが、代替構成として64ビツト幅のデータ・
バスを用いた場合は、追加ないし隠しサイクルは
不必要となる。すなわち、単一のメモリ・サイク
ルは８バイトのラインに対応する64ビツトのデー
タを取り出すこととなる。64バイトのメモリ・イ
ンタフエースを使用することの欠点は、CPU２
２５に対して適切なデータをゲートするのに必要
となる余分なクロス・オーバ・バツフアのため、
より高速なDRAM及びSRAMが必要なことであ
る。 隠しサイクルをCPU２２５及びキヤツシユ制
御装置２６０に対して透過性に維持するために、
（システムからの）BREADY信号を第２の読取
りミス・バス・サイクル（BADSによつて生成さ
れたサイクル及びMISS１によつて生成された追
加のサイクルの両方）の終了まで、活動状態に保
持する。第１読取りサイクルで読み取られた最初
の32ビツトのデータは、PAL Ｃ２からの
SRAMCS２（チツプ選択）信号によつてキヤツ
シユ２５５に記憶される。この信号はキヤツシユ
２５５のチツプ選択入力CE２Ｓ（アクテイブ・ハ
イ）に結合される。SRAMCS２は通常は活動状
態であり、キヤツシユ記憶可能読取りミスの第１
読取りサイクルの終了時に非活動状態となる。
1CLK2クロツク・サイクル後に再度活動となる。 信号NEWA２、／MISS１、／NEWLA
２、／CPUNA、SRAMCS２、／CACA２及び
NACACHEを８つの論理式で以下で定義する。 本明細書で使用する記号は以下の意味を有して
いる。 記号 定義 ／ 否定 ：＝ 登録済み項目、…に等しい ＝ 組合せ項目、…に等しい ＆ 論理積 ＋ 論理和 ＄ 排他的論理和（XOR） NEWA2＝CA2＄（NCA＆／CWR＆MISS1＆
SRAMCS2） ／MIS1：＝ MISS1＆BUSCYC385＆CPUNA＆／BADS＆／
（BW／Ｒ）＆ CLK＆NCA ＋MISS1＆／BUSCYC385＆／BADS＆／
（BW／Ｒ）＆CLK ＆NCA＆／BREADY ＋／MISS1＆／CLK ＋MISS1＆BREADY ／NEWLA2：＝／CA2＆MISS1＆CPUNA＆
CLK ＋MISS1＆／BUSCYC385＆／BADS＆／
（BW／Ｒ）＆CLK ＆NCA＆／BREADY＆／CA2 ＋／NEWLA2＆／MISS1＆CLK ＋／NEWLA2＆MISS1＆／CPUNA＆CLK＆
BREADY ＋／NEWLA2＆／CLK ＋／NEWLA2＆MISS1＆CPUNA＆CLK＆
BUSCYC385 ／CPUNA：＝／MISS1＆CLK＆CPUNA＆／
NACACHE ＋／MISS1＆CLK＆CPUNA＆／BREADY＆ ／BUSCYC385 ＋／CPUNA＆／CLK ＋／CPUNA＆／MISS1＆CLK ＋／CPUNA＆CLK＆BREADY ＋／CPUNA＆CLK＆BUSCYC385＆
NACACHE SRAMCS2：＝ SRAMCS2＆MISS1＆／BREADY＆／
BUSCYC385＆CLK ／CACA2＝／NEWLA2＆／CPUNA＆MISS1 ＋NEWLA2＆／MISS1 ＋／CA2＆MISS1＆CPUNA＆CLK ＋／NEWLA2＆MISS1＆CPUNA＆／CLK ＋／NEWLA2＆MISS1＆CPUNA＆／CA2 ／NACACHE＝／CASGATE ＋MISS1＆／CMD ＋RESET ただし、／CASGATEは活動主メモリ・サイ
クル（アクテイブ・ロー）を示し、／CMDはシ
ステム・バス以外のバスの、活動サイクル（アク
テイブ・ロー）を示す。なお、「アクテイブ・ロ
ー）は低レベルが活動状態を表すことを意味す
る。 上記において、 BREADYはバス上のサイクルが完了している
ことを示す、システム・バスからの信号（アクテ
イブ・ロー）である。 CA２はCPU２２５のＡ２出力を表す。 BADSはキヤツシユ制御装置２６０からのイン
テルが定義したアドレス・ストローブ（アクテイ
ブ・ロー）である。 CLKはインテルが定義したクロツク信号を表
す。 RESETはインテルが定義したリセツト信号
（アクテイブ・ハイ）である。 NCAは特開平２−18640、特開平２−18657な
どにおいて定義したキヤツシユ記憶不能アクセス
を表す。 BUSCYC３８５は上記公開公報において定義
した他の信号である。 第１表はいくつかのCPU読取りコマンド、キ
ヤツシユ・デイレクトリで生じる結果、及び特に
ライン有効バイト、ならびに結果として生じる動
作の例である。第１表の例は、ステツプ１の前
に、キヤツシユ・メモリがフラツシユされ、した
がつてステツプ１の前に、デイレクトリ全体が無
効となつているということを仮定して与えられた
ものである。

【表】 ステツプ１はアドレス０で読取りコマンド
（Rd）を実行するCPU２５５を示す。結果欄にお
いて、第１表は２つのメモリ取出しが行なわれた
ことを示している。一方のメモリ取出しにおい
て、dword0（４バイト）が取り出され、キヤツシ
ユに記憶される。その後、dword4に対するもう
一方のメモリ取出し（これも４バイトである）も
行なわれ、キヤツシユに記憶される。キヤツシ
ユ・デイレクトリ（第２の欄を参照）はデイレク
トリ・アドレス０に対してセツトされたタグ有効
ビツトを有しており、キヤツシユ制御装置によつ
て更新された後のライン有効バイトは11111110で
ある。 ステツプ２はメモリ・アドレス４を読み取るた
めにCPUによつて実行されるコマンドである。
従来技術の手法によれば、最初のメモリ取出し
（ステツプ１）は４バイト（０〜３）しか取出し
ていないのであるから、これはキヤツシユ・ミス
になる。しかしながら、本発明によれば、ステツ
プ１の結果として実施される２つの読取りメモ
リ・サイクルがアドレスされたメモリ位置の内容
をキヤツシユ・メモリに供給している。したがつ
て、このコマンドはキヤツシユ・ヒツトをもたら
し、キヤツシユ・デイレクトリに変更は行なわれ
ず、またデータがキヤツシユ・メモリからアクセ
スされるので、それ以上のデータは主メモリから
読み取られない。 ステツプ３はアドレス８におけるCPU読取り
を示している。これも２つのメモリ・サイクル、
すなわちまずdword8（４バイト）を、次いで
dword C_H（他の４バイト）をもたらす。キヤツシ
ユ・デイレクトリは第１表のライン有効バイト欄
に示すように更新されたライン有効バイトを有し
ている。 第１図及びNEWA２に対する論理式を参照す
ると、第１図から、アドレス・ラツチALからの
アドレス・バス（BA２〜Ｂ３１）出力が、直接
CPU２２５からのアドレス指定ビツトＡ３〜Ａ
３１、及びＡ２導線上の信号NEWA２を含んで
いることが明らかとなろう。信号NEWA２は
PAL Ｃ２で発生され、最初の論理式がこの信号
を定義する。当分野の技術者には、上記の説明か
ら、信号MISS１が隠しメモリ読取りサイクル中
は一方の状態にあり、隠しメモリ読取りサイクル
以外の読取りサイクルにおいて他方の状態にある
ことが理解されよう。結果として、項CA２は一
定となりうるが、信号NEWA２は隠し読取りサ
イクル中は一方の状態になり、他の読取りサイク
ルにおいて他方の状態となる。このことは隠しサ
イクルにおける反転Ａ２ビツト、及び他のメモリ
読取りサイクルにおける非反転Ａ２ビツトの両方
を提供する。換言すると、Ｃ２によるNEWA２
の操作はシステム・アドレス・バス（ALのBA
２〜BA３１出力）に、CPU２２５によつて発生
されないアドレスを供給する。特に、隠しサイク
ル中、NEWA2＝／A2であり、これはCPU２２
５によつて発生されないアドレス・ビツトであ
る。 上記から明らかなように、キヤツシユ・ミスに
よつて発生する（及び／MISS１）によつて実施
される）隠し読取りサイクルが必要な理由は、新
しいライン・サイズ（８バイト）に適合するの
に、データバスの幅が充分なものでないからであ
る。したがつて、データ・バスがライン・サイズ
に適合するに充分なものであれば、隠しバス・サ
イクルを省略することができる。 ／MISS１に対する式の最初の２つの項は、
「隠し」サイクルを発生するための条件を示して
いる。高レベルの／NCAは指定されたアドレス
がキヤツシユ記憶可能であることを示している。
活動状態の／BADSはキヤツシユ・ミスまたはキ
ヤツシユ記憶不能サイクルのいずれかを示す。し
かしながら、NCAと／BADSの共同活動はキヤ
ツシユ・ミスに固有のものである。さらに、活動
状態の／（BW／Ｒ）は読取りを示す。それゆ
え、３つの信号はまともつて、「隠し」サイクル
を生成するための条件とまつたく同様に、キヤツ
シユ読取りミスに固有のものである。最初の項は
非パイプライン・サイクル（CPUNA）に対して
作用し、第２の項はパイプライン・サイクル
（BREADY）に対して作用する。最後の２つの
項は適切な時期に／MISS１を終了させる働きが
ある。 CPUからの所与の読取りミスでNEWA２をト
グルさせることによつて、２つのアドレス、すな
わち「隠し」サイクルのアドレスと、CPUによ
つて開始された読取りミスに対するアドレスを生
成する（一方のアドレスは高レベルのNEWA２
で生成され、もう一方のアドレスは低レベルの
NEWA２で生成される）のと同様に、キヤツシ
ユ２５５に対するアドレス指定もトグルしなけれ
ばならない。換言すると、キヤツシユ読取りミス
はキヤツシユ書込みをもたらす。CPU２２５及
びキヤツシユ制御装置２６０は１サイクルしか認
識しないので、これらは単一のキヤツシユ・アド
レスのみを生成する。CPUからのＡ２アドレ
ス・ビツトはキヤツシユ２５５のアドレス入力に
直接達することはない。むしろ、Ａ２の効果が
CACA２ビツトによつて再生される。しかしなが
ら、NEWA２がシステム・バス上のアドレスを
トグルするのと同様、このビツトもトグルする。
NEWAL２が生成され、CPUのＡ２ビツトを再
生する。CACA２のトグルはMISS1の変更状態
によつて生じる。 同様な理由で、SRAMCS２も生成される。キ
ヤツシユに対する追加のアドレス入力（CPUに
よつて生成されないもの）を生成する他に、キヤ
ツシユ制御装置によつて生成される単一のサイク
ルから、キヤツシユ２５５に対する２つの制御サ
イクルを生成することも必要である。これは
SRAMCS２の関数である。SRAMC２は最初の
サイクル、すなわち「隠し」サイクルの終了時に
トグルし、キヤツシユ・メモリ２５５に対する第
２のサイクルを開始する。 前期公開公報に定義するように、CPUNAは活
動化された場合に、CPUがサイクルをパイプラ
イン化することを可能とする信号である。「隠し」
サイクルの完了がCPUNAの活動化を許さないこ
とを確実にするため、CPUNAはMISS１の関数
になつている。この作用は、読取りミス・シーケ
ンス（２つのサイクルからなる）の後半を完了す
る前に、CPUがパイプライン・サイクルでオフ
になるのを防止する。 Ｅ 発明の効果 本発明の好ましい実施例を82385キヤツシユ制
御装置に関して説明したが、当分野の技術者に
は、本発明の原理を用いて、他のキヤツシユ制御
装置によつてサポートされるキヤツシユ・メモリ
を本明細書に記載する手法によつて、すなわち
CPUのアドレス出力とキヤツシユ制御装置のア
ドレス入力の間の関係をシフトすることによつ
て、増加できることが理解されよう。サポートさ
れるキヤツシユ・メモリのこの増加は、ライン・
サイズを増やすことによつて達成されるが、キヤ
ツシユ制御装置の内部キヤツシユ・デイレクトリ
または他の内部構成要素に対する変更を必要とし
ない。データ・バスが新しいライン・サイズで単
一サイクルの転送をサポートできるマイクロコン
ピユータ・システムにおいては、本発明の他の手
法、すなわち隠し読取りサイクルを使用する必要
はない。他方において、キヤツシユ容量の増加が
データ・バスの幅よりも大きいライン・サイズを
必要とするな場合には、本明細書で説明した隠し
読取りサイクルを導入する手法をこの問題を解決
するのに用いることもできる。理論的には、隠し
読取りサイクルを１サイクルに限る理由はない。
すなわち、適切なアドレスのオフセツト及び複数
の隠しサイクルによつて、サポートされるキヤツ
シユ容量を、本明細書で説明した100％（32KB
から64KBへの）の増加以上に増加させることが
できる。 上記したところより、本発明の精神及び範囲内
で、本明細書に記載した好ましい実施例に多くの
変更を行なつて、所与のキヤツシユ制御装置のサ
ポートされるキヤツシユ容量を増やせることが明
らかであろう。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロツク図
である。第２図は、本発明を用いた典型的なマイ
クロコンピユータ・システムのブロツク図であ
る。第３図は、82385などのキヤツシユ制御装置
の内部構成を示すブロツク図である。第４図は、
従来技術の直接マツプ・キヤツシユ編成に対する
第３図のキヤツシユ・デイレクトリの典型的なタ
グ・レジスタの内容を示す図である。第５図は、
本発明を使用した場合の直接マツプ・キヤツシユ
編成に対する第３図のキヤツシユ・デイレクトリ
の典型的なタグ・レジスタの内容を示す図であ
る。第６図は、従来技術の２ウエイ・セツト・ア
ソシアテイブ・キヤツシユ編成に対する第３図の
キヤツシユ・デイレクトリのデイレクトリＡ及び
デイレクトリＢの典型的なタグ・レジスタの内容
を示す図である。第７図は、本発明を用いた場合
の２ウエイ・セツト・アソシアテイブ・キヤツシ
ユ編成に対する第３図のキヤツシユ・デイレクト
リのデイレクトリＡ及びデイレクトリＢの典型的
なタグ・レジスタの内容を示す図である。第８図
は、本発明を用いた典型的なマイクロコンピユー
タ・システムの全体的な図である。 １０……マイクロコンピユータ・システム、２
０……モニタ、３０……システム装置、４０……
キーボード、５０……マウス、６０……プリン
タ、７０……デイスク駆動機構、２２５……マイ
クロプロセツサ、２３０……CPUローカル・バ
ス、２４０，２５３……バツフア、２５０……シ
ステム・バス、２５５……ランダム・アクセス・
キヤツシユ・メモリ、２６０……キヤツシユ制御
装置、２６５……バス制御及びタイミング要素、
２７０……プレーナ・バス、３２５……DMA制
御装置、３３５……中央アービトレーシヨン要
素、３４０……アービトレーシヨン制御バス、３
５０……メモリ、３５１……メモリ制御要素、３
５２……アドレス・マルチプレクサ、３６０……
データ・バツフア。

Claims (1)

1. 【特許請求の範囲】 １ 複数桁のアドレス指定出力を有するCPUと、
   複数桁のアドレス指定入力を有し、キヤツシユ・
   デイレクトリを含むキヤツシユ制御装置及びキヤ
   ツシユ・メモリを備えたキヤツシユ・サブシステ
   ムと、前記CPU、キヤツシユ・サブシステム及
   び主メモリを結合するシステム・バスとを具備し
   たマイクロコンピユータ・システムにおいて、 前記CPUからのアドレス指定出力のうち最低
   位桁からの何桁かを除いた各アドレス指定出力
   は、前記キヤツシユ制御装置のアドレス指定入力
   の対応桁位置よりも少なくとも１桁だけ低位桁に
   接続されており、 前記キヤツシユ制御装置のアドレス指定入力に
   接続されていないCPUの低位アドレス指定出力
   は、アドレス論理生成手段へ印加され、倍拡張さ
   れたキヤツシユ・メモリに対して半ラインデー
   タ・サイズでアクセスするための低位アドレス指
   定入力を生成するように結合されており、 不変のデイレクトリ・アドレス空間の下で公称
   データ容量の倍容量のキヤツシユ・メモリをサポ
   ートできるように構成されている上記マイクロコ
   ンピユータ・システム。 ２ キヤツシユ読取りミスに応答して追加の隠し
   読取りサイクルを開始する手段を含む前記請求項
   １に記載のマイクロコンピユータ・システム。 ３ 前記CPUのアドレス指定出力Ａ３〜Ａ３０
   を前記キヤツシユ制御装置のアドレス指定入力
   CCA２〜CCA２９に接続し、アドレス指定出力
   Ａ２を前記アドレス論理生成手段に接続している
   前記請求項１に記載のマイクロコンピユータ・シ
   ステム。 ４ 前記アドレス論理生成手段は、キヤツシユ読
   取りミスに応答して開始した２つのメモリ・サイ
   クルの第１サイクルでは前記アドレス指定出力Ａ
   ２を反転出力する一方、第２サイクルでは非反転
   出力する前記請求項３に記載のマイクロコンピユ
   ータ・システム。