JPH0582071B2 - - Google Patents
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- JPH0582071B2 JPH0582071B2 JP58133329A JP13332983A JPH0582071B2 JP H0582071 B2 JPH0582071 B2 JP H0582071B2 JP 58133329 A JP58133329 A JP 58133329A JP 13332983 A JP13332983 A JP 13332983A JP H0582071 B2 JPH0582071 B2 JP H0582071B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- wiring
- insulating film
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は集積回路の配線方法に関し、更に詳し
くは基板面に垂直に設けた電極や配線に対して電
気的に接続を行なう集積回路の配線方法に関する
ものである。
くは基板面に垂直に設けた電極や配線に対して電
気的に接続を行なう集積回路の配線方法に関する
ものである。
従来の絶縁ゲート電解効果型トランジスタは一
般にソース・ドレイン領域、チヤネル又はゲート
電極領域、チヤネルストツパー領域がそれぞれ平
面的に配置されていた。このためそれぞれの領域
を微細化することによつて素子集積密度を高めて
はいるものの、例えばチヤネル長が短かくなると
素子のしきい値電圧値が低下する短チヤネル効果
が顕著となつたり、パンチスルー電圧が低下した
りしてより高密度化することは困難になつてき
た。第１図は従来多用されてきたMOS電界効果
トランジスタの模式的断面図であり、１はｐ型シ
リコン基板、２はチヤネルストツパー領域、３は
厚いフイールド酸化膜、４はゲート酸化膜、５は
しきい値電圧を制御するための不純物注入層、６
はソース・ドレイン領域、７はゲート電極、８は
層間絶縁膜、９はソース・ドレイン電極を形成す
るためのコンタクト穴である。
般にソース・ドレイン領域、チヤネル又はゲート
電極領域、チヤネルストツパー領域がそれぞれ平
面的に配置されていた。このためそれぞれの領域
を微細化することによつて素子集積密度を高めて
はいるものの、例えばチヤネル長が短かくなると
素子のしきい値電圧値が低下する短チヤネル効果
が顕著となつたり、パンチスルー電圧が低下した
りしてより高密度化することは困難になつてき
た。第１図は従来多用されてきたMOS電界効果
トランジスタの模式的断面図であり、１はｐ型シ
リコン基板、２はチヤネルストツパー領域、３は
厚いフイールド酸化膜、４はゲート酸化膜、５は
しきい値電圧を制御するための不純物注入層、６
はソース・ドレイン領域、７はゲート電極、８は
層間絶縁膜、９はソース・ドレイン電極を形成す
るためのコンタクト穴である。
このように素子分離領域、ゲート領域、ソー
ス・ドレイン領域は平面的に配置されているた
め、それぞれを微細化しないと高集積化の効果は
少ない。しかるに例えば素子分離にはシリコン窒
化膜をマスクとした選択酸化法（LOCOS）が用
いられているので、フイールド酸化膜の周囲に酸
化による広がり（bird′s beak）が生じて、微細
化に支障をきたしていた。
ス・ドレイン領域は平面的に配置されているた
め、それぞれを微細化しないと高集積化の効果は
少ない。しかるに例えば素子分離にはシリコン窒
化膜をマスクとした選択酸化法（LOCOS）が用
いられているので、フイールド酸化膜の周囲に酸
化による広がり（bird′s beak）が生じて、微細
化に支障をきたしていた。
この従来構造の欠点を改善する新しい半導体装
置の構造を本発明者は提案している。すなわち第
２図に示されるようにゲート電極とソース・ドレ
イン領域が基板表面に対して垂直に構成されてい
るものである。第２図はこの提案された構造の一
例を第１図に対比して示した模式的斜視断面図
で、図中２１は低抵抗ｎ型シリコン基板、２２は
厚いシリコン酸化膜、２３は高濃度ｎ型拡散層の
ソース領域、２４は導電性多結晶シリコンゲート
電極、２５はゲートシリコン酸化膜、２６はシリ
コン単結晶領域、２７は高濃度ｎ型拡散層のドレ
イン領域をそれぞれ示している。
置の構造を本発明者は提案している。すなわち第
２図に示されるようにゲート電極とソース・ドレ
イン領域が基板表面に対して垂直に構成されてい
るものである。第２図はこの提案された構造の一
例を第１図に対比して示した模式的斜視断面図
で、図中２１は低抵抗ｎ型シリコン基板、２２は
厚いシリコン酸化膜、２３は高濃度ｎ型拡散層の
ソース領域、２４は導電性多結晶シリコンゲート
電極、２５はゲートシリコン酸化膜、２６はシリ
コン単結晶領域、２７は高濃度ｎ型拡散層のドレ
イン領域をそれぞれ示している。
このように第２図に示された半導体装置の構造
はゲート電極とソース・ドレイン領域が基板表面
に対して垂直に設けられていることを特徴として
いる。すなわち単位トランジスタのチヤネル長は
絶縁膜の膜厚に大よそ相当する寸法であり、チヤ
ネル幅は絶縁膜に囲まれた単結晶シリコン領域の
周囲長に相当する寸法になる。このためトランジ
スタの単位寸法は使用する写真蝕刻技術で制限さ
れる程度まで微細化でき、しかも素子分離領域は
絶縁膜パターンを形成するためのマスク寸法だけ
で決まり、プロセス中に変化することがなく、ま
たチヤネルストツパー拡散層は不要となり、素子
の微細化にとつて極めて有効になる。しかし、本
構造のゲート電極は基板表面に対して垂直に形成
されているので、ゲート電極に対して電気的な接
続をすることが困難である。更に一般に基板表面
に対して垂直に形成された電極や配線に対して電
気的な接続を行なうことは困難である。
はゲート電極とソース・ドレイン領域が基板表面
に対して垂直に設けられていることを特徴として
いる。すなわち単位トランジスタのチヤネル長は
絶縁膜の膜厚に大よそ相当する寸法であり、チヤ
ネル幅は絶縁膜に囲まれた単結晶シリコン領域の
周囲長に相当する寸法になる。このためトランジ
スタの単位寸法は使用する写真蝕刻技術で制限さ
れる程度まで微細化でき、しかも素子分離領域は
絶縁膜パターンを形成するためのマスク寸法だけ
で決まり、プロセス中に変化することがなく、ま
たチヤネルストツパー拡散層は不要となり、素子
の微細化にとつて極めて有効になる。しかし、本
構造のゲート電極は基板表面に対して垂直に形成
されているので、ゲート電極に対して電気的な接
続をすることが困難である。更に一般に基板表面
に対して垂直に形成された電極や配線に対して電
気的な接続を行なうことは困難である。
本発明の目的は、このように基板に対して垂直
に形成された電極や配線に対して電気的に接続を
簡単に行なうことができ、しかも配線を高密度化
することができる集積回路の配線方法を提供する
ことにある。
に形成された電極や配線に対して電気的に接続を
簡単に行なうことができ、しかも配線を高密度化
することができる集積回路の配線方法を提供する
ことにある。
本発明によれば絶縁膜の開口部の側壁に形成さ
れる電極あるいは配線に対して電気的に接続を行
なう集積回路の配線方法であつて、前記絶縁膜を
少くとも２層に構成し、各層の間に導電性を有す
るシリコンもしくは金属もしくは金属シリサイド
の配線パターンを設けておき、次に所望の部分の
前記絶縁膜の前記配線パターンをエツチング除去
し、露出した側壁に前記電極あるいは配線を形成
することを特徴とする集積回路の配線方法が得ら
れる。
れる電極あるいは配線に対して電気的に接続を行
なう集積回路の配線方法であつて、前記絶縁膜を
少くとも２層に構成し、各層の間に導電性を有す
るシリコンもしくは金属もしくは金属シリサイド
の配線パターンを設けておき、次に所望の部分の
前記絶縁膜の前記配線パターンをエツチング除去
し、露出した側壁に前記電極あるいは配線を形成
することを特徴とする集積回路の配線方法が得ら
れる。
本発明の方法を用いると、平面に対して垂直に
形成した電極や配線に対して簡単に電気的接続を
行なうことができ、しかもそのための配線が絶縁
膜の中に埋め込まれて無理なく形成されるため配
線の高密度化が可能になる利点がある。
形成した電極や配線に対して簡単に電気的接続を
行なうことができ、しかもそのための配線が絶縁
膜の中に埋め込まれて無理なく形成されるため配
線の高密度化が可能になる利点がある。
次に本発明の一実施例を図を用いて説明する。
第３図ａ〜ｆはｎチヤネルMOS電界効果型トラ
ンジスタを配線して形成した集積回路の一部を製
造工程順に示した模式的断面図である。
第３図ａ〜ｆはｎチヤネルMOS電界効果型トラ
ンジスタを配線して形成した集積回路の一部を製
造工程順に示した模式的断面図である。
まず例えば結晶面｛100｝、比抵抗0.01Ωcmのｎ
型シリコン基板３１の表面に絶縁体層３２を約
1μｍの厚さに形成する。この絶縁体層３２は、
SiO2が適当であるが、他の酸化物等の絶縁体例
えばアルミナ、Si3N4等でも選択エツチングが可
能であれば使用できる。続いて高濃度にリンがド
ープされた多結晶シリコン３３をCVD法で厚さ
約0.3μｍ堆積し、ゲート電極に対する配線（以下
ゲート配線と呼ぶ）を通常の写真蝕刻技術を用い
て形成し、さらにCVD法によつてシリコン酸化
膜３４を厚さ約1μｍ堆積すると第３図ａが得ら
れる。
型シリコン基板３１の表面に絶縁体層３２を約
1μｍの厚さに形成する。この絶縁体層３２は、
SiO2が適当であるが、他の酸化物等の絶縁体例
えばアルミナ、Si3N4等でも選択エツチングが可
能であれば使用できる。続いて高濃度にリンがド
ープされた多結晶シリコン３３をCVD法で厚さ
約0.3μｍ堆積し、ゲート電極に対する配線（以下
ゲート配線と呼ぶ）を通常の写真蝕刻技術を用い
て形成し、さらにCVD法によつてシリコン酸化
膜３４を厚さ約1μｍ堆積すると第３図ａが得ら
れる。
次に光学露光技術等を用いてゲート配線パター
ン上にレジストパターンを形成し、それをマスク
としてCVD酸化膜３４、多結晶シリコン３３、
シリコン酸化膜３２をドライエツチング法を用い
て垂直側壁をもつようにエツチングし、さらに比
素のイオン注入によつてｎ型拡散層を形成し、ソ
ース３５とすると第３図ｂが得られる。ソースを
絶縁するための熱酸化膜３６を露出した基板の表
面に形成した後、抵抗を低くするためｎ型導電性
を有する多結晶シリコン３７をCVD法で堆積し、
多結晶シリコンを熱酸化してゲート酸化膜３８を
設ける。続いてマスクなしで反応性イオンエツチ
ング等を適用して垂直方向にエツチングを行う
と、絶縁膜側壁のゲート電極多結晶シリコン３７
およびゲート酸化膜３８のみを残して基板表面に
平行に堆積された領域はエツチング除去され、第
３図ｃが得られる。窒素雰囲気中で熱処理してエ
ツチング損傷を回復させた後、例えばジクロルシ
ラン（SiH2Cl2）をソースガス、水素をキヤリヤ
ーガスさらに塩化水素を水素に対して0.02〜0.5
容量％の範囲で適量加えて950℃程度で50Torrの
減圧下で成長すると、非晶質絶縁膜表面には成長
しないで露出単結晶シリコン基板上のみに選択的
にエピタキシヤル膜３９が形成される。成長中に
は基板のｎ型不純物がエピタキシヤル膜中にわず
かに導入されるのでエピタキシヤルシリコン層は
低濃度のｎ型導電性を呈する。次に所定のドーズ
量のボロンを深くイオン注入し、更に砒素等のｎ
型不純物を浅く高濃度にイオン注入し、それぞれ
チヤネル領域４０とドレイン領域４１が形成され
る。ゲート電極とドレイン領域との絶縁性をより
改善するため、エピタキシヤルシリコン層の表面
に厚さ約1000Å程度の熱酸化膜４２を形成する。
こうして第３図ｄが得られる。このように深いｐ
型層の中に浅いｎ型層が形成される構造をDSA
（Diffusion Self−Align）と呼ばれ、ｐ型層の濃
度によつてトランジスタの“オン”および“オ
フ”状態のしきい値電圧値が制御される。この
DSA構造は平面型トランジスタで適用され、そ
れ相当の効果を得ているが、本発明構造ではチヤ
ネル領域が基板に対して垂直方向に存在するの
で、チヤネル領域全体を同一しきい値電圧値に制
御することは困難であり、このDSA構造を用い
ることによつてこの困難を解決している。
ン上にレジストパターンを形成し、それをマスク
としてCVD酸化膜３４、多結晶シリコン３３、
シリコン酸化膜３２をドライエツチング法を用い
て垂直側壁をもつようにエツチングし、さらに比
素のイオン注入によつてｎ型拡散層を形成し、ソ
ース３５とすると第３図ｂが得られる。ソースを
絶縁するための熱酸化膜３６を露出した基板の表
面に形成した後、抵抗を低くするためｎ型導電性
を有する多結晶シリコン３７をCVD法で堆積し、
多結晶シリコンを熱酸化してゲート酸化膜３８を
設ける。続いてマスクなしで反応性イオンエツチ
ング等を適用して垂直方向にエツチングを行う
と、絶縁膜側壁のゲート電極多結晶シリコン３７
およびゲート酸化膜３８のみを残して基板表面に
平行に堆積された領域はエツチング除去され、第
３図ｃが得られる。窒素雰囲気中で熱処理してエ
ツチング損傷を回復させた後、例えばジクロルシ
ラン（SiH2Cl2）をソースガス、水素をキヤリヤ
ーガスさらに塩化水素を水素に対して0.02〜0.5
容量％の範囲で適量加えて950℃程度で50Torrの
減圧下で成長すると、非晶質絶縁膜表面には成長
しないで露出単結晶シリコン基板上のみに選択的
にエピタキシヤル膜３９が形成される。成長中に
は基板のｎ型不純物がエピタキシヤル膜中にわず
かに導入されるのでエピタキシヤルシリコン層は
低濃度のｎ型導電性を呈する。次に所定のドーズ
量のボロンを深くイオン注入し、更に砒素等のｎ
型不純物を浅く高濃度にイオン注入し、それぞれ
チヤネル領域４０とドレイン領域４１が形成され
る。ゲート電極とドレイン領域との絶縁性をより
改善するため、エピタキシヤルシリコン層の表面
に厚さ約1000Å程度の熱酸化膜４２を形成する。
こうして第３図ｄが得られる。このように深いｐ
型層の中に浅いｎ型層が形成される構造をDSA
（Diffusion Self−Align）と呼ばれ、ｐ型層の濃
度によつてトランジスタの“オン”および“オ
フ”状態のしきい値電圧値が制御される。この
DSA構造は平面型トランジスタで適用され、そ
れ相当の効果を得ているが、本発明構造ではチヤ
ネル領域が基板に対して垂直方向に存在するの
で、チヤネル領域全体を同一しきい値電圧値に制
御することは困難であり、このDSA構造を用い
ることによつてこの困難を解決している。
基板全面に層間絶縁膜として例えばCVD法に
よりシリコン酸化膜４３を堆積すると第３図ｅを
得る。なおこの図と次の第３図ｆでは熱酸化膜４
２は省略してある。ドレインおよびゲート電極の
領域にコンタクト穴を通常の写真蝕刻技術を用い
て形成し、２％程度のシリコンを混入したアルミ
ニウム４４をマグネトロン型スパツタリング法に
よつて堆積し、電極配線パターンを形成する。そ
の後450℃程度の加熱処理を行ない、コンタクト
界面を合金化する。こうして第３図ｆを得、この
場合ソース電極は低抵抗基板３１で、各素子共通
して用いられ、通常接地電圧にすれば極めて都合
が良い。
よりシリコン酸化膜４３を堆積すると第３図ｅを
得る。なおこの図と次の第３図ｆでは熱酸化膜４
２は省略してある。ドレインおよびゲート電極の
領域にコンタクト穴を通常の写真蝕刻技術を用い
て形成し、２％程度のシリコンを混入したアルミ
ニウム４４をマグネトロン型スパツタリング法に
よつて堆積し、電極配線パターンを形成する。そ
の後450℃程度の加熱処理を行ない、コンタクト
界面を合金化する。こうして第３図ｆを得、この
場合ソース電極は低抵抗基板３１で、各素子共通
して用いられ、通常接地電圧にすれば極めて都合
が良い。
以上説明したように本発明では基板表面に垂直
に形成された電極や配線に対して簡単に電気的接
続を行なうことができるようになり、また接続を
行なうための配線が少くとも２つの絶縁膜間に埋
込まれて形成されるので、配線を高密度に設計で
きる利点がある。また、本発明では側壁のほぼ全
面にゲート電極３７を形成し、拡散層ソース流域
３５からエピタキシヤル膜３９へ不純物を拡散さ
せ拡散フロントがゲート電極３７の下端より上に
なるようにし、その後エピタキシヤル膜３９表面
に拡散層ドレイン領域４１を形成して拡散フロン
トがゲート電極３７の上端より下になるようにし
ているので、MISトランジスタのソース・ドレイ
ンとゲート電極を確実にオーバーラツプさせるこ
とができしきい値電圧より少しでも高い電圧を加
えるだけで小さなドレイン電圧でもONにする。
また前記実施例では多結晶シリコンを配線材料と
して用いたが、Mo等の金属や、Moシリサイド、
Tiシリサイド等の金属シリサイドを用いてもよ
い。
に形成された電極や配線に対して簡単に電気的接
続を行なうことができるようになり、また接続を
行なうための配線が少くとも２つの絶縁膜間に埋
込まれて形成されるので、配線を高密度に設計で
きる利点がある。また、本発明では側壁のほぼ全
面にゲート電極３７を形成し、拡散層ソース流域
３５からエピタキシヤル膜３９へ不純物を拡散さ
せ拡散フロントがゲート電極３７の下端より上に
なるようにし、その後エピタキシヤル膜３９表面
に拡散層ドレイン領域４１を形成して拡散フロン
トがゲート電極３７の上端より下になるようにし
ているので、MISトランジスタのソース・ドレイ
ンとゲート電極を確実にオーバーラツプさせるこ
とができしきい値電圧より少しでも高い電圧を加
えるだけで小さなドレイン電圧でもONにする。
また前記実施例では多結晶シリコンを配線材料と
して用いたが、Mo等の金属や、Moシリサイド、
Tiシリサイド等の金属シリサイドを用いてもよ
い。
第１図は従来のMOS電界効果型トランジスタ
構造を模式的に示した断面図で、第２図は本発明
構造を第１図に対比して示した模式的斜視断面図
である。また第３図ａ，ｂ，ｃ，ｄ，ｅ，ｆはｎ
チヤネルMOSトランジスタの主な製造工程を順
を追つて示した模式図で、図中 １……シリコン基板、２……チヤネルストツパ
ー領域、３……フイールド酸化膜、４……ゲート
酸化膜、５……しきい値電圧制御用不純物層、６
……ソース・ドレイン領域、７……ゲート電極、
８……層間絶縁膜、９……コンタクト穴、２１，
３１……ｎ型シリコン基板、２２，３２……厚い
シリコン酸化膜、２３，３５……ｎ型拡散層ソー
ス領域、３３……配線用リンドープ多結晶シリコ
ン、３６……薄いシリコン酸化膜、２４，３７…
…ゲート電極用多結晶シリコン、２５，３８……
ゲート酸化膜、２６，３９……ｎ型エピタキシヤ
ルシリコン膜、４０……ｐ型不純物層、２７，４
１……ｎ型拡散層ドレイン領域、４２……シリコ
ン熱酸化膜、４３……層間絶縁膜、４４……アル
ミニウム電極をそれぞれ示す。
構造を模式的に示した断面図で、第２図は本発明
構造を第１図に対比して示した模式的斜視断面図
である。また第３図ａ，ｂ，ｃ，ｄ，ｅ，ｆはｎ
チヤネルMOSトランジスタの主な製造工程を順
を追つて示した模式図で、図中 １……シリコン基板、２……チヤネルストツパ
ー領域、３……フイールド酸化膜、４……ゲート
酸化膜、５……しきい値電圧制御用不純物層、６
……ソース・ドレイン領域、７……ゲート電極、
８……層間絶縁膜、９……コンタクト穴、２１，
３１……ｎ型シリコン基板、２２，３２……厚い
シリコン酸化膜、２３，３５……ｎ型拡散層ソー
ス領域、３３……配線用リンドープ多結晶シリコ
ン、３６……薄いシリコン酸化膜、２４，３７…
…ゲート電極用多結晶シリコン、２５，３８……
ゲート酸化膜、２６，３９……ｎ型エピタキシヤ
ルシリコン膜、４０……ｐ型不純物層、２７，４
１……ｎ型拡散層ドレイン領域、４２……シリコ
ン熱酸化膜、４３……層間絶縁膜、４４……アル
ミニウム電極をそれぞれ示す。
Claims (1)
- １ 半導体上に開口部を有する絶縁膜を形成し開
口部の側壁に形成される電極にあるいは配線に対
して電気的に接続を行う集積回路の製造方法であ
つて前記絶縁膜を少なくとも二層に構成し各層の
間に配線パターンを設けておき、次に所望の部分
の前記絶縁膜と配線パターンをエツチング除去
し、露出した半導体表面にソースまたはドレイン
となる第１の不純物拡散層を形成し、ゲート電極
膜を全面に堆積し異方性エツチングでこの電極膜
を側壁にのみ残し、このゲート電極側壁にゲート
絶縁膜を形成し、露出した半導体上に選択エピタ
キシヤル成長で半導体膜を形成して開口部を埋め
同時に前記拡散層からエピタキシヤル膜へ不純物
を拡散させ拡散フロントがゲート電極の下端より
上になるようにし、その後成長膜表面にドレイン
またはソースとなる第２の不純物拡散層を形成し
て拡散フロントがゲート電極の上端より下になる
ようにすることを特徴とする集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133329A JPS6025254A (ja) | 1983-07-21 | 1983-07-21 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133329A JPS6025254A (ja) | 1983-07-21 | 1983-07-21 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6025254A JPS6025254A (ja) | 1985-02-08 |
| JPH0582071B2 true JPH0582071B2 (ja) | 1993-11-17 |
Family
ID=15102164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133329A Granted JPS6025254A (ja) | 1983-07-21 | 1983-07-21 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025254A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2891932B2 (ja) * | 1996-05-30 | 1999-05-17 | 山形日本電気株式会社 | 縦型電界効果トランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128966A (en) * | 1981-02-02 | 1982-08-10 | Seiko Epson Corp | Mis type semiconductor device |
-
1983
- 1983-07-21 JP JP58133329A patent/JPS6025254A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6025254A (ja) | 1985-02-08 |
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