JPH0795568B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0795568B2
JPH0795568B2 JP62105057A JP10505787A JPH0795568B2 JP H0795568 B2 JPH0795568 B2 JP H0795568B2 JP 62105057 A JP62105057 A JP 62105057A JP 10505787 A JP10505787 A JP 10505787A JP H0795568 B2 JPH0795568 B2 JP H0795568B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にDRAM記憶セルに関す
る。
〔従来の技術〕
従来DRAMで用いられる１トランジスタ記憶セル（１トラ
ンジスタ・１キャパシタで構成されるセル）のMIS型電
界効果トランジスタの一般的構造は、基板面に離間して
形成したソースとドレイン領域間にゲート電極を設け、
ソース，ドレイン間のチャネル電流を制御せしめるもの
である。すなわち、ソース，ドレイン領域とゲート電極
とは何れも基板の上表面に基板面を含む一つの平面内に
配置される。従って、ゲート電極が多結晶シリコンで形
成される場合では、ゲート電極の形成に先立って、まず
最初にチャネル領域となるべき基板面にしきい値制御の
ためのイオン注入を行ない、その後でリゾグラフィーに
よってゲート電極を形成し、ついでこのゲート電極をマ
スクとするイオン注入によってソース，ドレイン領域を
それぞれ形成する製造手法が通常行なわれる。すなわ
ち、チャネル領域に対するしきい値制御がゲート長が決
定に先立ってまず最初に実行される。
そして、上記のMIS型電界効果トランジスタに直列にキ
ャパシタが接続される。ここでキャパシタは一般に半導
体基板の表面に形成される。
〔発明が解決しようとする問題点〕
しかしながら、このようにゲート長の決定に先立ってゲ
ートしきい値制御用のイオン注入を行なう製造手法は、
素子の高密度化が進むにつれて特性不良による歩留り低
下の傾向を俄かに示して来た。従来の製造手法が高密度
半導体集積回路装置の生産技術分野において斯かる重大
な問題点を露呈し始めた背景には、素子の微少化に伴い
ゲート長を決定するリゾグラフィ工程能力がイオン注入
量を制御する工程能力に対し相対的に大幅に低下したこ
とが挙げられる。事実、生産現場の製造工程においてゲ
ート長が規格から外れて生産されるウェハーが目立つよ
うになり不良品として廃棄されるウェハーが増え始めて
いる。
斯かる生産技術上の問題点を解決する最も有効な手段
は、従来の製造工程の順序を入れ換えることである。す
なわち、ゲートしきい値制御のためのイオン注入に先立
ってまずゲート長を決定する手法を取り入れることであ
る。この製造手法に切替えると、仮令規格外のゲート長
をもつウェハーが生産された場合でも、イオン注入量を
適宜変えることによって救済できるようになる。しかし
MIS型電界トランジスタが現在用いられている素子構造
をとる限り製造工程の順序を入れ換えて生産することは
全く不可能であり、また、素子の微小化にも限界があ
る。
特に、１トランジスタ記憶セルで構成されるDRAMでは、
MIS型電界効果トランジスタの大部分はこの記憶セル部
に形成される。このために、DRAM製品の歩留りは先述し
たゲートしきい値の制御性に依存し易く、現状のゲート
しきい値制御方法あるいは記憶セル構造では、半導体素
子の微細化と共にその歩留りの低下が著しくなってきて
いる。
本発明の目的は、上記の状況に鑑み、量産化および微小
化に極めて有効に適合し得る素子構造を備えた半導体記
憶装置を提供することである。
〔問題点を解決するための手段〕
このために本発明の半導体記憶装置では、一導電型の半
導体基板の主面から基板内部方向に並行に掘削し隣接し
て形成された第１の溝との第２の溝とを有し、前記第１
の溝と第２の溝の互いに背中合わせに隣り合う溝側壁に
それぞれ形成される逆導電型の第１の拡散層と第２の拡
散層をソース・ドレイン領域とし、前記２つの溝間の前
記半導体基板の主面部にゲート絶縁膜を介して形成され
た導電性薄膜をゲート電極とするMIS型FETが形成され、
前記第２の溝の側壁のうち前記第２の拡散層の形成され
ていない溝側壁に同導電型の第３の拡散層が形成されて
おり、さらに、本発明の半導体記憶装置では、前記第２
の拡散層を一電極とし、前記第２の拡散層を被覆する高
誘電体薄膜を容量絶縁膜とし、前記第２の埋設し前記高
誘電体薄膜を被覆する導電体物質を対向電極とするキャ
パシタが形成され、前記導電体物質と前記第３の拡散層
との間に素子分離用絶縁膜が形成される。
このように、本発明は、ゲートしきい値制御のためのイ
オン注入に先立ってまずゲート長を決定し得る構造を有
しており、また、ソース，ドレイン領域をそれぞれ基板
内を縦方向に延びるように形成し基板占有率を大幅に低
減しているので、高密度半導体集積回路装置の量産化に
大きな効果をあげることができる。特に基板占有率を高
めることなく１トランジスタ記憶セルを構成し得るの
で、高密度記憶装置の量産化に対する効果はより一層顕
著となる。
〔実施例〕
以下図面を参照して本発明を詳細に説明する。本発明の
１トランジスタ記憶セルの構造は、その製造工程を明ら
かにする過程で理解し得ると考えられるので、以下その
製造方法で説明される。
第１図（ａ）〜（ｄ）は本発明の半導体記憶装置の製造
方法の一実施例を示す工程順序図である。まず、第１図
（ａ）に示すように、Ｐ型半導体基板１上に気相成長法
で形成された窒化膜２を所定のゲート長に等しい距離を
おいて離間する２つの開口部を形成するようにパターニ
ングしさらに、フォトレジストをマスクにして、リアク
ティブ・イオンエッチング（R.I.E.）を選択的に行い、
２つの縦溝3a,3bを基板内に形成する。ついでイオン注
入による基板表面のダメージを少なくし、且つアウトデ
ィフュージョンを防止する目的で縦溝3a,3b内に酸化法
により酸化膜４を形成する。ここで、フォトレジストを
マスクにして縦溝3bの側壁の一つに、ボロン（Ｂ）を選
択的にイオン注入してチャンネル・ストッパー５を形成
し、続いて同様にフォトレジストをマスクとする選択的
イオン注入により縦溝3a,3bの互いに背中合わせに隣リ
合う溝上に沿ってトランジスターのソース、ドレイン領
域の各N+拡散層６および７をそれぞれ形成するとともに
拡散層７の一部にN,P両タイプの不純物イオンを順序重
ねて注入することによってＰ型層８とＮ型層９とからな
る接合容量部10を形成する。つぎに第１図（ｂ）に示す
ように、酸化膜４をバッファードフッ酸により除去した
後基板全面に酸化膜および窒化膜を重ねて形成し、選択
的にエッチングして接合容量部10上に容量ゲート酸化膜
11および容量窒化膜12をそれれ形成する。さらに、気相
成長法によってポリシリコン膜を形成しリン（Ｐ）を拡
散後、溝内のみにポリシリコン膜が残るようにエッチバ
ック法でエッチングして表面を平坦にすると縦溝3a,3b
内に取出下部電極13a,13bがそれぞれ形成される。つい
で、第１図（ｃ）の工程に移り、チャンネル・ストッパ
ー５に接する取出下部電極13bのポリシリコン膜をリア
クティブ・イオンエッチング法（R.I.E）により溝壁に
沿い縦方向に選択エッチングし更に熱酸化を行なうと、
ポリシリコン膜からのリン（Ｐ）拡散を防ぎ、且つこの
両者を互いに絶縁分離する絶縁膜14bが形成される。こ
こで、14aはこの酸化工程で生成された取出下部電極13a
上の絶縁分離膜である。最後に第１図（ｄ）に示すよう
に、窒化膜２をエッチングしてチャネル領域15を露出さ
せ基板の結晶の乱れを防止する犠牲酸化膜（図示しな
い）を形成したあと、ゲートしきい値を制御するための
チャネル・ドープを行う。ついで、この犠牲酸化膜を除
去したあとゲート酸化膜16を形成し、さらに絶縁分離膜
14a,14bにそれぞれ開口部を設けこの開口部を含む基板
全面にポリシリコン膜を堆積したうえリン（Ｐ）を拡散
させて下部電極のポリシリコン膜との間の導通をとる。
さらにフォトレジストをマスクにしてこの堆積したポリ
シリコン膜をパターニングし選択的に分離酸化を行え
ば、ソース，ドレインの各取出上部電極17,18およびゲ
ート電極19がそれぞれ形成される。ここで、基板全面に
リン珪酸ガラス（PSG）20を形成し、これを選択的に開
口してアルミ配線21を形成すれば、所望のDRAM記憶セル
が形成される。
以上こ説明から理解し得るように、本発明の半導体記憶
装置のMIS型電界効果トランジスタは、２つの縦溝3a,3b
の離間距離を最初幾くらに設定するかによってゲート長
が予じめ決定され、ゲート長の規格値からのズレに因る
ゲートしきい値電圧のズレをチャネル・ドープ量の調整
によって補正される。また、本発明の１トランジスタ記
憶セルは素子自身がもつ微小化効果と相俟って極めて高
集積化され且つ歩留り高く量産化される。
〔発明の効果〕
以上詳細に説明したように、本発明によれば製造工程に
おいてゲート長が製造規格から外れてしまった場合が生
じても、従来のように不良品として廃棄することなく、
このウェハーに対するしきい値電圧制御用のイオン注入
量を適宜調整変更することによって救済することができ
るので生産歩留りを大幅に向上せしめ得る。また、従来
はソース，ドレインの各拡散層の形成と接合容量部の形
成をそれぞれ別個に行っていたため、不純物の活性化の
ための熱処理もそれぞれ別々に行う必要が生じていた
が、本発明によれば１度の熱処理で済むという利点があ
り、更に従来の所謂ロコス（LOCOS）構造をとる素子間
分離酸化膜の形成には５〜10時間程度の工数が必要であ
るが、リン（Ｐ）をドープしたポリシリコン膜を選択的
に酸化する本発明方法によれば、エッチレートも酸化速
度もノンドープのシリコンよりそれぞれ高いので、比較
的短時間で形成することが可能である。さらに、ポリシ
リコン膜からなる各取出電極は一つの工程で同時に形成
され、重なりも無く、全てを平坦に形成することができ
るので、アルミ配線のコンタクト部において従来生じ易
かった断線等の問題点もまた有効に解決し得る。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の半導体記憶装置の一実
施例を示す工程順序図である。 １……Ｐ型半導体基板、２……窒化膜、3a,3b……縦
溝、４……酸化膜、５……チャンネル・ストッパー、6,
7……N+拡散層、８……Ｐ型層、９……Ｎ型層、10……
接合容量部、11……容量ゲート酸化膜、12……容量窒化
膜、13a……ソース取出下部電極、13b……ドレイン取出
下部電極、14a,14b……絶縁分離膜、15……チャネル領
域、16……ゲート酸化膜、17……ソース取出上部電極、
18……ドレイン取出上部電極、19……ゲート電極、20…
…リン珪酸ガラス（PSG）、21……アルミ配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｓ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】一導電型の半導体基板の主面から基板内部
    方向に並行に掘削し隣接して形成された第１の溝との第
    ２の溝とを有し、前記第１の溝と第２の溝の互いに背中
    合わせに隣り合う溝側壁にそれぞれ形成される逆導電型
    の第１の拡散層との第２の拡散層をソース・ドレイン領
    域とし、前記２つの溝間の前記半導体基板の主面部にゲ
    ート絶縁膜を介して形成された導電性薄膜をゲート電極
    とするMIS型FETが形成され、前記第２の溝の側壁のうち
    前記第２の拡散層の形成されていない溝側壁に同導電型
    の第３の拡散層が形成されており、かつ前記第２の拡散
    層を一電極とし、前記第２の拡散層を被覆する高誘電体
    薄膜を容量絶縁膜とし、前記第２の溝を埋設し前記高誘
    電体薄膜を被覆する導電体物質を対向電極とするキャパ
    シタが形成され、前記導電体物質と前記第３の拡散層と
    の間に素子分離用絶縁膜が形成されていることを特徴と
    する半導体記憶装置。
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