JPH0582642A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0582642A JPH0582642A JP24068891A JP24068891A JPH0582642A JP H0582642 A JPH0582642 A JP H0582642A JP 24068891 A JP24068891 A JP 24068891A JP 24068891 A JP24068891 A JP 24068891A JP H0582642 A JPH0582642 A JP H0582642A
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- JP
- Japan
- Prior art keywords
- wiring
- power supply
- cell
- layer
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000010586 diagram Methods 0.000 description 6
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】スタンダードセル方式の半導体集積回路の電源
配線を多層化して信号配線用のチャネル領域を増加させ
る。 【構成】横一例に配列した縦方向の長さの異なる第１の
セル１１，１２及び第２のセル２１，２２の夫々の上辺
及び下辺近傍に電源配線３１，３２を設け、セル１１と
セル２１の境界で電源配線３１，３２の配線層より更に
上層の配線層に設けた配線３１ａ，３２ａとスルーホー
ル３５ａ，３５ｂ，３６ａ，３６ｂを介して接続するこ
とにより、配線３１ａ，３２ａ下の配線層を信号配線用
チャネルとして利用できる。
配線を多層化して信号配線用のチャネル領域を増加させ
る。 【構成】横一例に配列した縦方向の長さの異なる第１の
セル１１，１２及び第２のセル２１，２２の夫々の上辺
及び下辺近傍に電源配線３１，３２を設け、セル１１と
セル２１の境界で電源配線３１，３２の配線層より更に
上層の配線層に設けた配線３１ａ，３２ａとスルーホー
ル３５ａ，３５ｂ，３６ａ，３６ｂを介して接続するこ
とにより、配線３１ａ，３２ａ下の配線層を信号配線用
チャネルとして利用できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にスタンダードセル方式の半導体集積回路に関する。
特にスタンダードセル方式の半導体集積回路に関する。
【０００２】
【従来の技術】スタンダードセル方式の半導体集積回路
は、基本的な論理回路を複数のトランジスタ，抵抗を用
いて通常最小の面積となるよう構成したセルを最小単位
とし、これらのセルを組み合わせて所望の論理機能を有
する半導体集積回路を実現する。スタンダードセル方式
の半導体集積回路のなかでも、論理回路にＥＣＬ回路或
いはＣＭＬ回路を使用するバイポーラ半導体集積回路に
おいては、論理振幅が小さく、かつ、大電流が流れるた
め電源電圧の供給が重要な問題であり、以下のような構
成が一般的である。
は、基本的な論理回路を複数のトランジスタ，抵抗を用
いて通常最小の面積となるよう構成したセルを最小単位
とし、これらのセルを組み合わせて所望の論理機能を有
する半導体集積回路を実現する。スタンダードセル方式
の半導体集積回路のなかでも、論理回路にＥＣＬ回路或
いはＣＭＬ回路を使用するバイポーラ半導体集積回路に
おいては、論理振幅が小さく、かつ、大電流が流れるた
め電源電圧の供給が重要な問題であり、以下のような構
成が一般的である。
【０００３】個々のセルは、矩形で構成し、向かい合う
上下２辺の近傍に各々最高電位の電源電圧供給配線（以
下電源配線と記す）及び最低電位の電源配線を配置し、
セル内の電源配線領域を決定する。例えば、上辺に沿っ
て最高電位の電源配線を配置し、下辺に沿って最低電位
の電源配線を配置し、縦方向の辺（電源配線に直交する
方向の辺）の長さが同じセルを横方向に一列に配列する
事により、電源配線を直線状に配置する。大規模な集積
回路では、横方向に数百セルも配列されるため、数十セ
ル毎に縦方向に最上層配線層を使用した電源配線を配置
して、電源電圧の電位降下量を極力低減するように各セ
ルに電源電圧を供給していう。
上下２辺の近傍に各々最高電位の電源電圧供給配線（以
下電源配線と記す）及び最低電位の電源配線を配置し、
セル内の電源配線領域を決定する。例えば、上辺に沿っ
て最高電位の電源配線を配置し、下辺に沿って最低電位
の電源配線を配置し、縦方向の辺（電源配線に直交する
方向の辺）の長さが同じセルを横方向に一列に配列する
事により、電源配線を直線状に配置する。大規模な集積
回路では、横方向に数百セルも配列されるため、数十セ
ル毎に縦方向に最上層配線層を使用した電源配線を配置
して、電源電圧の電位降下量を極力低減するように各セ
ルに電源電圧を供給していう。
【０００４】この場合、個々のセルが全て縦方向の辺
（電源配線と直交する辺の長さ）を同じにして作成され
ていれば各セルへ電源電圧を供給する最高電位の電源配
線及び最低電位の電源配線は直線となり、非常に効率の
良い集積回路装置が構成できるが、回路構成の大きなセ
ル、或いは、アナログ回路セルのような素子の配置によ
り特性の変動し易いセル等を含めた回路においては、様
々なサイズのセルを配置する必要が生じる。縦方向の辺
の長さの異なるセルを混在させて配置すると各セルへ電
源電圧を供給する最高電位の電源配線、最低の電源配線
は、セルに合わせて折れ曲げて接続する事が行われる。
（電源配線と直交する辺の長さ）を同じにして作成され
ていれば各セルへ電源電圧を供給する最高電位の電源配
線及び最低電位の電源配線は直線となり、非常に効率の
良い集積回路装置が構成できるが、回路構成の大きなセ
ル、或いは、アナログ回路セルのような素子の配置によ
り特性の変動し易いセル等を含めた回路においては、様
々なサイズのセルを配置する必要が生じる。縦方向の辺
の長さの異なるセルを混在させて配置すると各セルへ電
源電圧を供給する最高電位の電源配線、最低の電源配線
は、セルに合わせて折れ曲げて接続する事が行われる。
【０００５】図３は、従来のスタンダードセル方式の半
導体集積回路の一例を示すレイアウト図である。
導体集積回路の一例を示すレイアウト図である。
【０００６】図３に示すように、面積の異なる２種類の
セル１２，１１，２１，２２が列方向に隣接して配置さ
れており、各セルに電源電圧および基準電圧を供給する
ため各セルの上辺に沿って最高電位の電源配線５１が配
置され、各セルの下辺に沿って最低電位の電源配線５２
が配置され、電源配線５１に隣接して基準電圧供給配線
（以下基準電圧配線と記す）５３、電源配線５２に隣接
して定電流源用の基準電圧配線５４が配置されている。
本例では、３層配線構造の集積回路チップであるものと
し、各セル１１，１２，２１，２２への電源配線５１，
５２および基準電圧配線５３，５４は第２配線層であ
り、図示してはいないが、第１配線層は素子間配線等に
使用されているものとする。
セル１２，１１，２１，２２が列方向に隣接して配置さ
れており、各セルに電源電圧および基準電圧を供給する
ため各セルの上辺に沿って最高電位の電源配線５１が配
置され、各セルの下辺に沿って最低電位の電源配線５２
が配置され、電源配線５１に隣接して基準電圧供給配線
（以下基準電圧配線と記す）５３、電源配線５２に隣接
して定電流源用の基準電圧配線５４が配置されている。
本例では、３層配線構造の集積回路チップであるものと
し、各セル１１，１２，２１，２２への電源配線５１，
５２および基準電圧配線５３，５４は第２配線層であ
り、図示してはいないが、第１配線層は素子間配線等に
使用されているものとする。
【０００７】ここで、セル１１とセル２１とは縦方向の
長さが異るため、電源配線５１，電源配線５２，基準電
圧配線５３および基準電圧配線５４の各配線はセル２１
との間で直角に折れ曲がってセル間を接続している。こ
のとき、折れ曲がっている各配線は、各種電源配線５
１，５２及び基準電圧配線５３、５４と同一配線層に形
成されている。このため、例えばセル２１の縦方向では
２０本の第２層配線層の配線チャネルがあり、電源配線
５１，電源配線５２，基準電圧配線５３および基準電圧
配線５４の各配線により計８チャネルを使用していると
しても、本来信号配線として１２チャネルの使用が可能
である。しかしながら、縦方向の長さの異なるセル１１
への電源配線５１，５２及び基準電圧配線５３，５４に
より、信号配線としては２チャネルしか使用できない。
長さが異るため、電源配線５１，電源配線５２，基準電
圧配線５３および基準電圧配線５４の各配線はセル２１
との間で直角に折れ曲がってセル間を接続している。こ
のとき、折れ曲がっている各配線は、各種電源配線５
１，５２及び基準電圧配線５３、５４と同一配線層に形
成されている。このため、例えばセル２１の縦方向では
２０本の第２層配線層の配線チャネルがあり、電源配線
５１，電源配線５２，基準電圧配線５３および基準電圧
配線５４の各配線により計８チャネルを使用していると
しても、本来信号配線として１２チャネルの使用が可能
である。しかしながら、縦方向の長さの異なるセル１１
への電源配線５１，５２及び基準電圧配線５３，５４に
より、信号配線としては２チャネルしか使用できない。
【０００８】このように、従来は、ある列の個々のセル
への電源配線及び基準電圧配線は、単一層の配線層のみ
を用いて行っていたため、縦方向の長さが異なるセルを
配置した場合に、配線チャネルの減少量が大きく、その
領域での信号配線の配置が困難になるという問題があっ
た。
への電源配線及び基準電圧配線は、単一層の配線層のみ
を用いて行っていたため、縦方向の長さが異なるセルを
配置した場合に、配線チャネルの減少量が大きく、その
領域での信号配線の配置が困難になるという問題があっ
た。
【０００９】
【発明が解決しようとする課題】この従来の半導体集積
回路はセルの縦方向の長さが異なるセル間の電源配線及
び基準電圧配線の接続には、個々のセルへの電源配線及
び基準電圧配線と同層の配線層を用いて行っていたた
め、配線チャネルの減少量が大きく、その領域での信号
配線の配置が困難になるという問題があった。
回路はセルの縦方向の長さが異なるセル間の電源配線及
び基準電圧配線の接続には、個々のセルへの電源配線及
び基準電圧配線と同層の配線層を用いて行っていたた
め、配線チャネルの減少量が大きく、その領域での信号
配線の配置が困難になるという問題があった。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、横方向に一列に配置して設けた第１のセル列及び前
記第１のセル列と縦方向の辺長が異なる第２のセル列
と、前記第１及び第２のセル列の夫々の上辺及び下辺の
近傍に設けて前記横方向に平行に配置した第１層の電源
配線と、前記第１層の電源配線と異なる第２層の配線層
の前記第１のセル列と第２のセル列の境界に設けて前記
第１のセル列と第２のセル列の前記第１層の電源配線と
接続する第２層の電源配線とを備えている。
は、横方向に一列に配置して設けた第１のセル列及び前
記第１のセル列と縦方向の辺長が異なる第２のセル列
と、前記第１及び第２のセル列の夫々の上辺及び下辺の
近傍に設けて前記横方向に平行に配置した第１層の電源
配線と、前記第１層の電源配線と異なる第２層の配線層
の前記第１のセル列と第２のセル列の境界に設けて前記
第１のセル列と第２のセル列の前記第１層の電源配線と
接続する第２層の電源配線とを備えている。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例を示すレイア
ウト図である。
ウト図である。
【００１３】図１に示すように、面積の異なる２種類の
セル１２，１１，２１，２２が横方向に隣接して配置さ
れており、各セルに電源電圧および基準電圧を供給する
ため各セルの上辺に沿って最高電位の電源配線３１が配
置され、各セルの下辺に沿って最低電位の電源配線３２
が配置され、電源配線３１に隣接して基準電圧配線３
３、電源配線３２に隣接して定電流源用の基準電圧配線
３４が配置されている。本例では、３層配線構造の集積
回路チップであるものとし、各セル１１，１２，２１，
２２への電源配線３１，３２および基準電圧配線３３，
３４は第２配線層（第１層の配線層に対応）であり、図
示してはいないが、第１配線層は素子間配線等に使用さ
れているものとする。
セル１２，１１，２１，２２が横方向に隣接して配置さ
れており、各セルに電源電圧および基準電圧を供給する
ため各セルの上辺に沿って最高電位の電源配線３１が配
置され、各セルの下辺に沿って最低電位の電源配線３２
が配置され、電源配線３１に隣接して基準電圧配線３
３、電源配線３２に隣接して定電流源用の基準電圧配線
３４が配置されている。本例では、３層配線構造の集積
回路チップであるものとし、各セル１１，１２，２１，
２２への電源配線３１，３２および基準電圧配線３３，
３４は第２配線層（第１層の配線層に対応）であり、図
示してはいないが、第１配線層は素子間配線等に使用さ
れているものとする。
【００１４】ここで、セル１１とセル２１とは縦方向の
長さが異なるため、電源配線３１はスルーホール３５
ａ，第３配線層（第２層配線層に対応）で形成されてい
る配線３１ａ，スルーホール３５ｂを介して接続し、最
低電源配線３２はスルーホール３６ａ，第３配線層で形
成されている配線３２ａ，スルーホール３６ｂを経て接
続し、基準電圧配線３３はスルーホール３７ａ，第３配
線層で形成されている配線３３ａ，スルーホール３７ｂ
を経て接続し、基準電圧配線３４はスルーホール３８
ａ，第３配線層で形成されている配線３４ａ，スルーホ
ール３８ｂを経て接続している。
長さが異なるため、電源配線３１はスルーホール３５
ａ，第３配線層（第２層配線層に対応）で形成されてい
る配線３１ａ，スルーホール３５ｂを介して接続し、最
低電源配線３２はスルーホール３６ａ，第３配線層で形
成されている配線３２ａ，スルーホール３６ｂを経て接
続し、基準電圧配線３３はスルーホール３７ａ，第３配
線層で形成されている配線３３ａ，スルーホール３７ｂ
を経て接続し、基準電圧配線３４はスルーホール３８
ａ，第３配線層で形成されている配線３４ａ，スルーホ
ール３８ｂを経て接続している。
【００１５】このように、最高電位電源配線３１，最低
電位電源配線３２，基準電圧配線３３，定電流源用基準
電圧配線３４は、各々横方向は第２層配線で配置し、縦
方向は第３層配線を使用して配置する事により、例えば
セル２１の縦方向では２０本の第２層配線の配線チャネ
ルのうち従来例では２チャネルしか使用できなかった領
域においても、４チャネル使用できるようになる。
電位電源配線３２，基準電圧配線３３，定電流源用基準
電圧配線３４は、各々横方向は第２層配線で配置し、縦
方向は第３層配線を使用して配置する事により、例えば
セル２１の縦方向では２０本の第２層配線の配線チャネ
ルのうち従来例では２チャネルしか使用できなかった領
域においても、４チャネル使用できるようになる。
【００１６】このように、縦方向の長さが異なるセルを
配置した場合に配線チャネルの減少量が低減でき、信号
配線の配線性が向上する効果がある。
配置した場合に配線チャネルの減少量が低減でき、信号
配線の配線性が向上する効果がある。
【００１７】図２は本発明の第２の実施例を示すレイア
ウト図である。
ウト図である。
【００１８】図２に示すように、面積の異なる２種類の
セル１２，１１，２１，２２が横方向に隣接して配置さ
れており、各セルに電源電圧・基準電圧を供給するため
各セルの上辺に沿って最高電位の電源配線４１が配置さ
れ、各セルの下辺に沿って最低電位の電源配線４２が配
置され、電源配線４１に隣接して基準電圧配線４３、電
源配線４２に隣接して定電流源用の基準電圧配線４４が
配置されている。本例では、３層配線構造の集積回路チ
ップであるものとし、各セル１１，１２，２１，２２へ
の電源配線４１，４２および基準電圧配線４３，４４は
第２配線層（第１層の配線層に対応）であり、図示して
はいないが、第１配線層は素子間配線等に使用されてい
るものとする。本実施例では第１の実施例に対してセル
１２，１１とセル２１，２２との位置関係を変更し、セ
ルの下辺を揃えたものである。
セル１２，１１，２１，２２が横方向に隣接して配置さ
れており、各セルに電源電圧・基準電圧を供給するため
各セルの上辺に沿って最高電位の電源配線４１が配置さ
れ、各セルの下辺に沿って最低電位の電源配線４２が配
置され、電源配線４１に隣接して基準電圧配線４３、電
源配線４２に隣接して定電流源用の基準電圧配線４４が
配置されている。本例では、３層配線構造の集積回路チ
ップであるものとし、各セル１１，１２，２１，２２へ
の電源配線４１，４２および基準電圧配線４３，４４は
第２配線層（第１層の配線層に対応）であり、図示して
はいないが、第１配線層は素子間配線等に使用されてい
るものとする。本実施例では第１の実施例に対してセル
１２，１１とセル２１，２２との位置関係を変更し、セ
ルの下辺を揃えたものである。
【００１９】ここで、セル１１とセル２１とは縦方向の
長さが異なるため、最高電位電源配線４１はスルーホー
ル４５ａ，第３配線層（第２層の配線層に対応）で形成
されている配線４１ａ，スルーホール４５ｂを経て接続
し、基準電圧配線４３はスルーホール４６ａ，第３配線
層で形成されている配線４３ａ，スルーホール４６ｂを
経て接続している。
長さが異なるため、最高電位電源配線４１はスルーホー
ル４５ａ，第３配線層（第２層の配線層に対応）で形成
されている配線４１ａ，スルーホール４５ｂを経て接続
し、基準電圧配線４３はスルーホール４６ａ，第３配線
層で形成されている配線４３ａ，スルーホール４６ｂを
経て接続している。
【００２０】このように、電源配線３１および基準電圧
配線３３は、横方向は第２層配線で配置し、縦方向は第
３層配線を使用して配置する事により、例えばセル２１
の縦方向では２０本の第２層配線の配線チャネルのうち
８チャネル使用できるようになる。 また、本実施例で
は、セルの配置位置を考慮する事により、第１の実施例
より更に配線チャネルの減少量が低減でき、信号配線の
配線性が向上する効果がある。
配線３３は、横方向は第２層配線で配置し、縦方向は第
３層配線を使用して配置する事により、例えばセル２１
の縦方向では２０本の第２層配線の配線チャネルのうち
８チャネル使用できるようになる。 また、本実施例で
は、セルの配置位置を考慮する事により、第１の実施例
より更に配線チャネルの減少量が低減でき、信号配線の
配線性が向上する効果がある。
【００２１】
【発明の効果】以上説明したように本発明は、縦方向の
長さが異なる第１と第２のセル列の境界に設けた第１層
の電源配線と異なる第２層の電源配線を介在させて第１
のセル列の電源配線と第２のセル列の電源配線を接続す
ることにより、配線チャネルの減少量が低減でき、該当
領域での信号配線の配線性を向上させるという効果を有
する。
長さが異なる第１と第２のセル列の境界に設けた第１層
の電源配線と異なる第２層の電源配線を介在させて第１
のセル列の電源配線と第２のセル列の電源配線を接続す
ることにより、配線チャネルの減少量が低減でき、該当
領域での信号配線の配線性を向上させるという効果を有
する。
【図１】本発明の第１の実施例を示すレイアウト図。
【図２】本発明の第２の実施例を示すレイアウト図。
【図３】従来の半導体集積回路の一例を示すレイアウト
図。
図。
１１，１２，２１，２２ セル ３１，３２，４１，４２，５１，５２ 電源配線 ３１ａ，３２ａ，３３ａ，３４ａ，４１ａ，４３ａ
配線 ３３，３４，４３，４４，５３，５４ 基準電圧配線 ３５ａ，３５ｂ，３６ａ，３６ｂ，３７ａ，３７ｂ，３
８ａ，３８ｂ，４５ａ，４５ｂ，４６ａ，４６ｂ ス
ルーホール
配線 ３３，３４，４３，４４，５３，５４ 基準電圧配線 ３５ａ，３５ｂ，３６ａ，３６ｂ，３７ａ，３７ｂ，３
８ａ，３８ｂ，４５ａ，４５ｂ，４６ａ，４６ｂ ス
ルーホール
Claims (1)
- 【請求項１】 横方向に一列に配置して設けた第１のセ
ル列及び前記第１のセル列と縦方向の辺長が異なる第２
のセル列と、前記第１及び第２のセル列の夫々の上辺及
び下辺の近傍に設けて前記横方向に平行に配置した第１
層の電源配線と、前記第１層の電源配線と異なる第２層
の配線層の前記第１のセル列と第２のセル列の境界に設
けて前記第１のセル列と第２のセル列の前記第１層の電
源配線と接続する第２層の電源配線とを備えたことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24068891A JPH0582642A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24068891A JPH0582642A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582642A true JPH0582642A (ja) | 1993-04-02 |
Family
ID=17063234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24068891A Pending JPH0582642A (ja) | 1991-09-20 | 1991-09-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6182271B1 (en) | 1997-03-19 | 2001-01-30 | Fujitsu Limited | Cell placement method and apparatus for integrated circuit and storage medium having cell placement program for integrated circuit stored thereon |
-
1991
- 1991-09-20 JP JP24068891A patent/JPH0582642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6182271B1 (en) | 1997-03-19 | 2001-01-30 | Fujitsu Limited | Cell placement method and apparatus for integrated circuit and storage medium having cell placement program for integrated circuit stored thereon |
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