JPH0878433A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0878433A JPH0878433A JP6206454A JP20645494A JPH0878433A JP H0878433 A JPH0878433 A JP H0878433A JP 6206454 A JP6206454 A JP 6206454A JP 20645494 A JP20645494 A JP 20645494A JP H0878433 A JPH0878433 A JP H0878433A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Dram (AREA)
Abstract
(57)【要約】
【目的】ＳＳＴ（ｓｕｐｅｒ ｓｅｌｆ−ａｌｉｇｎｅ
ｄ ｔｅｅｈｎｏｌｏｇｙ）を用いたバイポーラトンラ
ンジスタの寸法を縮減する。 【構成】コレクタ領域上に形成した絶縁膜５の上に延在
して形成したベース引出電極８の外縁端より内側を貫通
してコレクタ引出電極用の開口部１４を形成し、その側
壁に側壁絶縁膜１５を形成してベース引出電極８と絶縁
し、開口部１４内にコレクタ引出電極用のタングステン
プラグを埋込む。
ｄ ｔｅｅｈｎｏｌｏｇｙ）を用いたバイポーラトンラ
ンジスタの寸法を縮減する。 【構成】コレクタ領域上に形成した絶縁膜５の上に延在
して形成したベース引出電極８の外縁端より内側を貫通
してコレクタ引出電極用の開口部１４を形成し、その側
壁に側壁絶縁膜１５を形成してベース引出電極８と絶縁
し、開口部１４内にコレクタ引出電極用のタングステン
プラグを埋込む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラトランジスタに関する。
バイポーラトランジスタに関する。
【０００２】
【従来の技術】バイポーラトランジスタの高速性を得る
ためにＳＳＴ（ｓｕｐｅｒ ｓｅｌｆ−ａｌｉｇｎｅｄ
ｔｅｃｈｎｏｌｏｇｙ）を用いてベース領域とエミッ
タ領域を自己整合的に形成し、ポリシリコン膜を不純物
の拡散源および電極取出部とする構造がある。
ためにＳＳＴ（ｓｕｐｅｒ ｓｅｌｆ−ａｌｉｇｎｅｄ
ｔｅｃｈｎｏｌｏｇｙ）を用いてベース領域とエミッ
タ領域を自己整合的に形成し、ポリシリコン膜を不純物
の拡散源および電極取出部とする構造がある。
【０００３】図３は従来の半導体装置の第１の例を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
【０００４】図３に示すように、ｐ型シリコン基板１の
一主面に設けたｎ+ 型埋込層２を含む表面にｎ型エピタ
キシャル層３を形成し、埋込酸化膜４で素子分離された
素子形成領域にｐ型のベース領域６と、ベース領域６の
周囲に形成したグラフトベース領域７に接続して絶縁膜
５の上に延在したベース引出電極８ａと、ベース引出電
極８ａの内側に側壁絶縁膜１０を介して形成したｎ+ 型
ポリシリコン膜からなるエミッタ引出電極１１と、エミ
ッタ引出電極１１の不純物をベース領域６に拡散して形
成したエミッタ領域１２とを有し、層間絶縁膜１３，９
と絶縁膜５およびｎ型エピタキシャル層３を貫通してｎ
+ 型埋込層２に達する開口部に埋込んだタングステンプ
ラグ１８によりコレクタ引出電極を形成している。
一主面に設けたｎ+ 型埋込層２を含む表面にｎ型エピタ
キシャル層３を形成し、埋込酸化膜４で素子分離された
素子形成領域にｐ型のベース領域６と、ベース領域６の
周囲に形成したグラフトベース領域７に接続して絶縁膜
５の上に延在したベース引出電極８ａと、ベース引出電
極８ａの内側に側壁絶縁膜１０を介して形成したｎ+ 型
ポリシリコン膜からなるエミッタ引出電極１１と、エミ
ッタ引出電極１１の不純物をベース領域６に拡散して形
成したエミッタ領域１２とを有し、層間絶縁膜１３，９
と絶縁膜５およびｎ型エピタキシャル層３を貫通してｎ
+ 型埋込層２に達する開口部に埋込んだタングステンプ
ラグ１８によりコレクタ引出電極を形成している。
【０００５】ここで、ベース引出電極８ａはグラフトベ
ース領域７との位置合わせマージンとして絶縁膜５の上
に幅Ｌ1 の延在領域を持たせており、コレクタ引出電極
とグラフトベース領域７との短絡を防ぐためのマージン
Ｌ2 を設けている。
ース領域７との位置合わせマージンとして絶縁膜５の上
に幅Ｌ1 の延在領域を持たせており、コレクタ引出電極
とグラフトベース領域７との短絡を防ぐためのマージン
Ｌ2 を設けている。
【０００６】そこで、コレクタ引出電極用の開口部の側
壁に側壁絶縁膜を形成すれば短絡防止用のマージンＬ2
を削減してグラフトベース領域７とコレクタ引出電極と
の間隔を小さくしてバイポーラトランジスタの微細化が
実現できることになる。
壁に側壁絶縁膜を形成すれば短絡防止用のマージンＬ2
を削減してグラフトベース領域７とコレクタ引出電極と
の間隔を小さくしてバイポーラトランジスタの微細化が
実現できることになる。
【０００７】図４（ａ）〜（ｃ）は従来の半導体装置の
第２の例の製造方法を説明するための工程順に示した半
導体チップの断面図である。
第２の例の製造方法を説明するための工程順に示した半
導体チップの断面図である。
【０００８】図４（ａ）に示すように、短絡防止用のマ
ージンを削除してコレクタ引出電極を形成する場合に
は、位置合わせ誤差によりベース引出電極８ａの端部と
コレクタ引出電極用開口部が重なることがあり、層間絶
縁膜１３，９および絶縁膜５を順次エッチングするとき
にポリシリコン膜からなるベース引出電極８ａの端部が
エッチングストッパとなって絶縁膜５の一部が残る。
ージンを削除してコレクタ引出電極を形成する場合に
は、位置合わせ誤差によりベース引出電極８ａの端部と
コレクタ引出電極用開口部が重なることがあり、層間絶
縁膜１３，９および絶縁膜５を順次エッチングするとき
にポリシリコン膜からなるベース引出電極８ａの端部が
エッチングストッパとなって絶縁膜５の一部が残る。
【０００９】次に、図４（ｂ）に示すように、ｎ型エピ
タキシャル層３をエッチングするとき、開口部内に露出
したコレクタ引出電極８ａはエッチングされるがその下
に残された絶縁膜によってマスクされたｎ型エピタキシ
ャル層３のエッチングが阻害され、ｎ型エピタキシャル
層３の開口面積が縮小されてしまう。
タキシャル層３をエッチングするとき、開口部内に露出
したコレクタ引出電極８ａはエッチングされるがその下
に残された絶縁膜によってマスクされたｎ型エピタキシ
ャル層３のエッチングが阻害され、ｎ型エピタキシャル
層３の開口面積が縮小されてしまう。
【００１０】次に、図４（ｃ）に示すように、開口部を
含む表面にＣＶＤ法で酸化シリコン膜を堆積してエッチ
バックし開口部の側壁に側壁絶縁膜１５を形成すると、
ベース引出電極８ａの端部は側壁絶縁膜１５により絶縁
され開口部内に形成されるタングステンプラグと短絡す
るのを防ぐことができるが、ｎ型エピタキシャル層３の
開口面積は更に小さくなる。
含む表面にＣＶＤ法で酸化シリコン膜を堆積してエッチ
バックし開口部の側壁に側壁絶縁膜１５を形成すると、
ベース引出電極８ａの端部は側壁絶縁膜１５により絶縁
され開口部内に形成されるタングステンプラグと短絡す
るのを防ぐことができるが、ｎ型エピタキシャル層３の
開口面積は更に小さくなる。
【００１１】
【発明が解決しようとする課題】この従来の半導体装置
は、グラフトベース領域とコレクタ引出電極との間隔を
狭くしてトランジスタの占有面積を縮小しようとする
と、ベース引出電極の端部がコレクタ引出電極用の開口
部と重なり、開口部のエッチングを阻害して開口面積が
小さくなり、その結果、コレクタコンタクト不良を生ず
るという問題があった。
は、グラフトベース領域とコレクタ引出電極との間隔を
狭くしてトランジスタの占有面積を縮小しようとする
と、ベース引出電極の端部がコレクタ引出電極用の開口
部と重なり、開口部のエッチングを阻害して開口面積が
小さくなり、その結果、コレクタコンタクト不良を生ず
るという問題があった。
【００１２】本発明の目的は、トランジスタのコンタク
ト不良を生じさせることなく占有面積の縮減を実現させ
る半導体装置を提供することにある。
ト不良を生じさせることなく占有面積の縮減を実現させ
る半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
コレクタ領域の表面に形成して第１の開口部を設けた絶
縁膜と、前記第１の開口部の前記コレクタ領域の表面に
形成したベース領域と、前記ベース領域の周縁部に接続
して前記絶縁膜上に延在する環状のベース引出電極と、
前記ベース引出電極の外縁端より内側を貫通して前記コ
レクタ領域に達する第２の開口部と、前記第２の開口部
の側壁に形成した側壁絶縁膜と、前記側壁絶縁膜の内側
の前記第２の開口部を充填して前記コレクタ領域と接続
するコレクタ引出電極とを有する。
コレクタ領域の表面に形成して第１の開口部を設けた絶
縁膜と、前記第１の開口部の前記コレクタ領域の表面に
形成したベース領域と、前記ベース領域の周縁部に接続
して前記絶縁膜上に延在する環状のベース引出電極と、
前記ベース引出電極の外縁端より内側を貫通して前記コ
レクタ領域に達する第２の開口部と、前記第２の開口部
の側壁に形成した側壁絶縁膜と、前記側壁絶縁膜の内側
の前記第２の開口部を充填して前記コレクタ領域と接続
するコレクタ引出電極とを有する。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１（ａ）〜（ｃ）および図２（ａ），
（ｂ）は本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図である。
（ｂ）は本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図である。
【００１６】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１の一主面に形成したｎ+型埋込層２を含む表
面にｎ型エピタキシャル層３を形成し、ｎ型エピタキシ
ャル層３の表面からｐ型シリコン基板１に達し、且つｎ
+ 型埋込層２の底面よりも深い溝を形成して埋込酸化膜
４を埋込み素子形成領域を分離する。次に、ｎ型エピタ
キシャル層３を含む表面に形成した絶縁膜５の素子形成
領域上に第１の開口部を形成し、この第１の開口部のｎ
型エピタキシャル層３の表面にホウ素を導入してｐ型の
ベース領域６を形成し、第１の開口部を含む表面にホウ
素を高濃度に含むポリシリコン膜を堆積してパターニン
グし、ベース領域６に接続して素子形成領域上の絶縁膜
５の上に延在するベース引出電極８を形成する。次に、
ベース引出電極８を含む表面に層間絶縁膜９を堆積して
選択的にエッチングし、第１の開口部の内側にエミッタ
引出電極形成用の開口部を形成してこの開口部の側壁に
側壁絶縁膜１０を形成し、露出したベース領域６を含む
表面にヒ素をドープしたポリシリコン膜からなるエミッ
タ引出電極１１を選択的に形成する。次に、熱処理によ
りエミッタ引出電極１１からヒ素をベース領域６の表面
に拡散してｎ+ 型のエミッタ領域１２を形成し、ベース
引出電極８からベース領域６にホウ素を拡散してｐ+ 型
のグラフトベース領域７を形成する。次に、エミッタ引
出電極１１を含む表面に層間絶縁膜１３を堆積する。
コン基板１の一主面に形成したｎ+型埋込層２を含む表
面にｎ型エピタキシャル層３を形成し、ｎ型エピタキシ
ャル層３の表面からｐ型シリコン基板１に達し、且つｎ
+ 型埋込層２の底面よりも深い溝を形成して埋込酸化膜
４を埋込み素子形成領域を分離する。次に、ｎ型エピタ
キシャル層３を含む表面に形成した絶縁膜５の素子形成
領域上に第１の開口部を形成し、この第１の開口部のｎ
型エピタキシャル層３の表面にホウ素を導入してｐ型の
ベース領域６を形成し、第１の開口部を含む表面にホウ
素を高濃度に含むポリシリコン膜を堆積してパターニン
グし、ベース領域６に接続して素子形成領域上の絶縁膜
５の上に延在するベース引出電極８を形成する。次に、
ベース引出電極８を含む表面に層間絶縁膜９を堆積して
選択的にエッチングし、第１の開口部の内側にエミッタ
引出電極形成用の開口部を形成してこの開口部の側壁に
側壁絶縁膜１０を形成し、露出したベース領域６を含む
表面にヒ素をドープしたポリシリコン膜からなるエミッ
タ引出電極１１を選択的に形成する。次に、熱処理によ
りエミッタ引出電極１１からヒ素をベース領域６の表面
に拡散してｎ+ 型のエミッタ領域１２を形成し、ベース
引出電極８からベース領域６にホウ素を拡散してｐ+ 型
のグラフトベース領域７を形成する。次に、エミッタ引
出電極１１を含む表面に層間絶縁膜１３を堆積する。
【００１７】次に、図１（ｂ）に示すように、層間絶縁
膜１３，９とベース引出電極８の外縁端より内側の領域
と絶縁膜５およびｎ型エピタキシャル層３を選択的に順
次異方性エッチングしてｎ+ 型埋込層２に達する第２の
開口部１４を形成する。ここで、層間絶縁膜１３，９お
よび絶縁膜５のエッチングにはＣＦ4 系ガスを用いベー
ス引出電極８とｎ型エピタキシャル層３およびｎ+ 型埋
込層２のエッチングにはＣＣｌ4 系ガスを用いる。
膜１３，９とベース引出電極８の外縁端より内側の領域
と絶縁膜５およびｎ型エピタキシャル層３を選択的に順
次異方性エッチングしてｎ+ 型埋込層２に達する第２の
開口部１４を形成する。ここで、層間絶縁膜１３，９お
よび絶縁膜５のエッチングにはＣＦ4 系ガスを用いベー
ス引出電極８とｎ型エピタキシャル層３およびｎ+ 型埋
込層２のエッチングにはＣＣｌ4 系ガスを用いる。
【００１８】次に、図１（ｃ）に示すように、第２の開
口部１４を含む表面にＣＶＤ法により酸化シリコン膜を
堆積してエッチングし第２の開口部１４の側壁に側壁絶
縁膜１５を形成する。次に、層間絶縁膜１３，９を選択
的に順次エッチングしてベース電極およびエミッタ電極
形成用の開口部１６を形成する。
口部１４を含む表面にＣＶＤ法により酸化シリコン膜を
堆積してエッチングし第２の開口部１４の側壁に側壁絶
縁膜１５を形成する。次に、層間絶縁膜１３，９を選択
的に順次エッチングしてベース電極およびエミッタ電極
形成用の開口部１６を形成する。
【００１９】次に、図２（ａ）に示すように、開口部１
４，１６を含む表面にスパッタリング法でバリアメタル
膜１７を形成する。次に、ＣＶＤ法でタングステン膜を
堆積して開口部１４，１６内を充填した後エッチバック
して開口部１４，１６内にタングステンプラグ１８をそ
れぞれ埋込む。
４，１６を含む表面にスパッタリング法でバリアメタル
膜１７を形成する。次に、ＣＶＤ法でタングステン膜を
堆積して開口部１４，１６内を充填した後エッチバック
して開口部１４，１６内にタングステンプラグ１８をそ
れぞれ埋込む。
【００２０】次に、図２（ｂ）に示すように、タングス
テンプラグ１８を含む表面にアルミニウム等の金属膜を
堆積した後金属膜およびバリアメタル膜１７を選択的に
順次エッチングしてコレクタ電極１９、ベース電極２
０、エミッタ電極２１のそれぞれを形成する。
テンプラグ１８を含む表面にアルミニウム等の金属膜を
堆積した後金属膜およびバリアメタル膜１７を選択的に
順次エッチングしてコレクタ電極１９、ベース電極２
０、エミッタ電極２１のそれぞれを形成する。
【００２１】
【発明の効果】以上説明したように本発明は、コレクタ
領域上に形成した絶縁膜上に延在して形成したベース引
出電極の外縁端より内側を貫通してコレクタ引出電極用
の開口部を形成し、その側壁に側壁絶縁膜を形成するこ
とにより、ベース引出電極とコレクタ引出電極間の位置
合わせマージンを不要にして距離を狭めることができ、
トランジスタサイズを縮小して高集積化を実現できると
いう効果を有する。
領域上に形成した絶縁膜上に延在して形成したベース引
出電極の外縁端より内側を貫通してコレクタ引出電極用
の開口部を形成し、その側壁に側壁絶縁膜を形成するこ
とにより、ベース引出電極とコレクタ引出電極間の位置
合わせマージンを不要にして距離を狭めることができ、
トランジスタサイズを縮小して高集積化を実現できると
いう効果を有する。
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図２】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図３】従来の半導体装置の第１の例を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図４】従来の半導体装置の第２の例の製造方法を説明
するための工程順に示した半導体チップの断面図。
するための工程順に示した半導体チップの断面図。
１ ｐ型シリコン基板 ２ ｎ+ 型埋込層 ３ ｎ型エピタキシャル層 ４ 埋込酸化膜 ５ 絶縁膜 ６ ベース領域 ７ グラフトベース領域 ８，８ａ ベース引出電極 ９，１３ 層間絶縁膜 １０，１５ 側壁絶縁膜 １１ エミッタ引出電極 １２ エミッタ領域 １４，１６ 開口部 １７ バリアメタル膜 １８ タングステンプラグ １９ コレクタ電極 ２０ ベース電極 ２１ エミッタ電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/44 Ｇ
Claims (1)
- 【請求項１】 コレクタ領域の表面に形成して第１の開
口部を設けた絶縁膜と、前記第１の開口部の前記コレク
タ領域の表面に形成したベース領域と、前記ベース領域
の周縁部に接続して前記絶縁膜上に延在する環状のベー
ス引出電極と、前記ベース引出電極の外縁端より内側を
貫通して前記コレクタ領域に達する第２の開口部と、前
記第２の開口部の側壁に形成した側壁絶縁膜と、前記側
壁絶縁膜の内側の前記第２の開口部を充填して前記コレ
クタ領域と接続するコレクタ引出電極とを有することを
特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206454A JPH0878433A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置 |
| US08/635,879 US5977799A (en) | 1994-08-31 | 1995-08-29 | Decoding circuit for a storing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6206454A JPH0878433A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878433A true JPH0878433A (ja) | 1996-03-22 |
Family
ID=16523650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206454A Pending JPH0878433A (ja) | 1994-08-31 | 1994-08-31 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5977799A (ja) |
| JP (1) | JPH0878433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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