JPH0583564A

JPH0583564A - 画像処理装置

Info

Publication number: JPH0583564A
Application number: JP3240794A
Authority: JP
Inventors: Tadayoshi Nakayama; 忠義中山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-09-20
Filing date: 1991-09-20
Publication date: 1993-04-02

Abstract

(57)【要約】【目的】１画素ブロツクの符号化に要する時間が、常
に一定で、スキヤン１回分の時間と略同等な、画像処理
の速い画像処理装置を提供することにある。【構成】ＤＣＴ回路１０１により直交変換され、Ｑ１
０３により量子化された画像データはバツフアメモリ１
０５に格納される。まず、ジグザグアドレス発生器１０
６の出力をアドレス反転回路１０７を通して得た、アド
レス値をスイツチ１０８を経てバツフアメモリ１０５に
供給し、高位アドレスから低位アドレスへ向かう逆方向
スキヤンで、バツフアメモリ１０５のデータを読み出
す。有意係数検出回路１０９で、読み出したデータの最
初の有意係数を検出したら、ジグザグアドレス発生器１
０６の出力を“００”に初期化し、スイツチ１０８をｂ
側に切り換えて順方向スキヤンに変更し、符号化を開始
する。符号化を逆方向スキヤンで最初の有意係数が現れ
たアドレスで終了させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は直交変換により画像圧縮
を行う画像処理装置に関するものである。

【０００２】

【従来の技術】写真等の中間調画像をメモリへ記憶する
のに必要なメモリ容量は、（画素数）×（階調ビツト
数）となり、高品位なカラー画像を記憶するためには膨
大なメモリ容量が必要であつた。このため各種の情報量
圧縮方式が提案され、情報量を圧縮した後、メモリへ記
憶することにより、メモリ容量の削減が図られている。

【０００３】図９は、カラー静止画符号化の国際標準と
して、ＪＰＥＧ（ＪｏｉｎｔＰｈｏｔｏｇｒａｐｈｉ
ｃＥｘｐｅｒｔｓＧｒｏｕｐ）にて提案されている
ベースラインシステム（基本方式）の符号化方式（安
田：「カラー静止画像符号化国際標準化」、画像電子学
会誌、第１８巻、第６号ｐｐ．３９８−４０９，１９８
９）の構成を示すブロツク図である。

【０００４】図９において、入力端子１より入力された
中間調画像データは、ブロツク化回路２において、８×
８画素のブロツク（以下「画素ブロツク」という）に切
出され、離散コサイン変換（以下「ＤＣＴ」という）回
路１７にて直交変換され、変換係数が量子化器（以下
「Ｑ」という）４０に供給される。Ｑ４０では、量子化
テーブル（以下「Ｑテーブル」という）４１により印加
される量子化ステツプ情報に従つて、変換係数の線形量
子化を行う。量子化された変換係数のうち、ＤＣ係数は
予測符号化回路（以下「ＤＰＣＭ」という）４２にて、
前画素ブロツクのＤＣ成分との差分（予測誤差）がとら
れ、１次元ハフマン符号化回路４３に供給される。

【０００５】図１０はＤＰＣＭ４２の詳細な構成を示す
ブロツク図である。Ｑ４０より量子化されたＤＣ係数は
遅延回路５３および減算器５４に印加される。遅延回路
５３に入力されたＤＣ係数は、ＤＣＴ回路１７が１画素
ブロツクの演算に必要な時間だけ遅延される。従つて、
遅延回路５３からは前画素ブロツクのＤＣ係数が減算器
５４に供給され、減算器５４は現画素ブロツクと前画素
ブロツクのＤＣ係数の差分（予測誤差）を出力する。
（本予測符号化では予測値として前画素ブロツク値を用
いているため、予測符号化回路は前述のごとく遅延回路
にて構成される。）１次元ハフマン符号化回路４３は、
ＤＰＣＭ４２より供給された予測誤差信号をＤＣハフマ
ンテーブル４４に従つて可変長符号化し、多重化回路５
１にＤＣハフマンコードを供給する。

【０００６】一方、Ｑ４０にて量子化されたＡＣ係数
（ＤＣ係数以外の係数）は、スキヤン変換回路４５にて
図１１に示すように、低次の係数より順にジグザグスキ
ヤンされ、有意係数検出回路４６に供給される。有意係
数検出回路４６では、量子化されたＡＣ係数が“０”か
“０”以外の有意係数かを判定し、“０”の場合はラン
長カウンタ４７にカウントアツプ信号を供給し、カウン
タの値を＋１増加させる。ＡＣ係数が“０”以外の有意
係数の場合は、リセツト信号をラン長カウンタ４７に供
給し、カウンタの値をリセツトするとともに、ＡＣ係数
をグループ化回路４８に供給する。

【０００７】ラン長カウンタ４７は、“０”のラン長を
カウントする回路で、有意係数と次の有意係数の間に存
在する“０”の数ＮＮＮＮを２次元ハフマン符号化回路
４９に供給する。グループ化回路４８では、ＡＣ係数を
図１２に示すグループ番号ＳＳＳＳと付加ビツトに分割
し、グループ番号ＳＳＳＳをハフマン符号化回路４９
に、付加ビツトを多重化回路５１に供給する。

【０００８】２次元ハフマン符号化回路４９は、供給さ
れた“０”のラン長ＮＮＮＮと有意係数のグループ番号
ＳＳＳＳをＡＣハフマンコードテーブル５０に従つて可
変長符号化し、多重化回路５１にＡＣハフマンコードを
供給する。多重化回路５１では、１画素ブロツク分のＤ
Ｃハフマンコード，ＡＣハフマンコードおよび付加ビツ
トを多重化し、出力端子５２から圧縮された画像データ
を出力する。

【０００９】従つて、出力端子５２から出力された圧縮
画像データをメモリに記憶し、読出し時に逆操作によつ
て伸張することにより、画像メモリ容量の削減が可能で
ある。一般に、イメージスキヤナなどにより入力した写
真などの中間調画像は、ＤＣＴなど直交変換されたブロ
ツクの低域に有意係数が集中しやすく、高域は“０”に
なることが多い。前述の可変長符号化動作は、該ブロツ
クのＡＣ係数をジグザグスキヤンしたときに、最後に現
れる有意係数まで実行される。ゆえに、高次のＡＣ係数
がすべて“０”になり、最後に現れる有意係数が低次に
なればなるほど、可変長符号化による圧縮が効率よく行
われる。

【００１０】

【発明が解決しようとしている課題】しかし、上記従来
例における画像処理には次のような問題点があつた。図
１１に示すジグザグスキヤンを１回行つただけでＡＣ係
数の可変長符号化を完了させることは難しい。というの
は、１回のジグザグスキヤンでは現れた有意係数が最後
の有意係数であるかどうか判定できないからである。

【００１１】そこで従来は、ジグザグスキヤンを２回行
い、１回目のジグザグスキヤンにおいて最後の有意係数
を検出し、２回目のジグザグスキヤンにおいて、先に検
出した最後の有意係数まで符号化を行つていた。従つ
て、高速な符号化が望めず画像処理が遅くなるという欠
点があつた。

【００１２】

【課題を解決するための手段】本発明は、前記の課題を
解決することを目的としたもので、前記の課題を解決す
る一手段として以下の構成を備える。直交変換により画
像圧縮を行う画像処理装置であつて、直交変換係数を記
憶する記憶手段と、アドレス発生手段から得られたアド
レス値の各ビツトを反転するアドレス反転手段と、前記
アドレス発生手段が発生したアドレス値または前記アド
レス反転手段から得られたアドレス値のどちらかを前記
記憶手段に供給する切り換え手段とを有する画像処理装
置とする。

【００１３】

【作用】以上の構成によつて、高速な符号化が可能で画
像処理の速い画像処理装置を提供できる。

【００１４】

【実施例】以下図面を参照して本発明に係る一実施例を
詳細に説明する。

【００１５】

【第１実施例】図１は第１実施例の構成例を示すブロツ
ク図である。本発明の目的は、直交変換係数の内、ＡＣ
係数の符号化を高速にすることにあり、ＤＣ係数の符号
化方法は従来と同じである。よつて図１では、ＡＣ係数
の符号化に必要な構成例のみ示し、ＤＣ係数の符号化に
必要な構成の詳細は省略した。

【００１６】図１において、１００はブロツク化回路、
１０１はＤＣＴ回路、１０２はＱテーブル、１０３は
Ｑ、１０４はスキヤン変換部、１０５はバツフアメモ
リ、１０６はジグザグアドレス発生回路、１０７はアド
レス反転回路、１０８はアドレスを切り換えるスイツ
チ、１０９は有意係数検出回路、１１０はラン長カウン
タ、１１１はグループ化回路、１１２は２次元ハフマン
符号化回路、１１３はＡＣハフマンテーブル、１１４は
多重化回路、１１５はＤＣハフマン符号化部、１１６は
出力端子、１１７は入力端子である。

【００１７】また図２〜図７は、図１の動作を説明する
ための図で、図２，図３，図５〜図７はバツフアメモリ
１０５およびバツフアメモリ１０５のスキヤン状態の模
式図、図４はバツフアメモリ１０５のスキヤンするアド
レスの順番を示す図である。入力端子１１７より入力さ
れた中間調画像データは、ブロツク化回路１００におい
て、８×８画素の画素ブロツクに切出され、ＤＣＴ回路
１０１にて直交変換され、変換係数がＱ１０３に供給さ
れる。

【００１８】Ｑ１０３では、Ｑテーブル１０２により印
加される量子化ステツプ情報に従つて、変換係数の線形
量子化を行う。量子化された変換係数のうち、ＤＣ係数
はＤＣハフマン符号化部１１５で、従来と同様の構成・
方法で符号化される。一方、ＡＣ係数は、スキヤン変換
部１０４に送られ、スキヤン変換部１０４内のバツフア
メモリ１０５に格納される。

【００１９】従来、ジグザグアドレス発生器１０６が出
力するアドレス値によつて、バツフアメモリ１０５に格
納されたＡＣ係数が読み出され、図１１に示す順序でＡ
Ｃ係数が出力された。本実施例では、ジグザグアドレス
発生器１０６から出力されたアドレス、または該アドレ
スの各ビツトをアドレス反転回路１０７で反転したアド
レスをスイツチ１０８で選択してバツフアメモリ１０５
に印加する。

【００２０】従つて、スイツチ１０８がａ側に接続され
ているときは、図２に示すように高域から低域へ向け
て、逆方向へジグザグスキヤンしながら、ＡＣ係数をバ
ツフアメモリ１０５から読み出す。スイツチ１０８がｂ
側に接続されているときは、図３に示すように低域から
高域へ向けて、順方向へジグザグスキヤンしながら、Ａ
Ｃ係数をバツフアメモリ１０５から読み出す。

【００２１】なお、スキヤンのスタートが、従来例では
図１１に示すように、ＤＣ成分のすぐ右隣のアドレスか
らなのに対して、本実施例ではＤＣ成分に対応するアド
レスからである。図４は本実施例のスキヤンのスタート
がＤＣ成分に対応するアドレスになることを説明する図
である。図４に示すアドレスは、図２および図３に示す
８×８の各ブロツクの位置を０〜７の数字２桁で表して
いる。アドレスの上位桁は水平方向を表し、水平方向空
間周波数の低側が“０”、水平方向空間周波数の高側が
“７”である。アドレスの下位桁は垂直方向を表し、垂
直方向空間周波数の低側が“０”、垂直方向空間周波数
の高側が“７”である。例えばＤＣ成分のアドレスは
“００”、ＤＣ成分のすぐ右隣のアドレスは“１０”で
表わされる。

【００２２】図４に示すように、従来例のスキヤンはア
ドレス“１０”からスタートし、“０１”，“０２”と
進んで“７７”で終了するのに対して、本実施例の逆方
向スキヤンではアドレス“７７”からスタートさせる必
要がある。このためアドレス発生器は、“７７”の各ビ
ツトを反転させた“００”からアドレスを発生する必要
があり、本実施例の順方向スキヤンはアドレス“００”
からスタートし、“１０”，“０１”，“０２”と進ん
で“７７”で終了する。

【００２３】以上説明したような逆方向スキヤンによ
り、バツフアメモリ１０５からＡＣ係数を読み出すと、
通常いくつかの“０”が出力された後、最初の有意係数
が現れる。逆方向スキヤンで最初に現れた有意係数は、
順方向スキヤンにおける最後の有意係数になるので、逆
方向スキヤンで最初に有意係数が現れたアドレスまで、
順方向スキヤンで符号化すればよい。

【００２４】そこで逆方向スキヤンの途中、有意係数検
出回路１０９で最初の有意係数を検出したら、有意係数
検出回路１０９により、ジグザグアドレス発生器１０６
の出力を“００”に初期化し、スイツチ１０８をｂ側に
切り換えて順方向スキヤンに変更する。続いて、ＡＣ係
数の符号化が開始される。ＡＣ係数の符号化は、逆方向
スキヤンで最初の有意係数が現れたアドレスで終了す
る。

【００２５】以上の処理を図５〜図７を参照して詳細に
説明する。図５はの斜線部は有意係数である。図６は、
図５の状態のバツフアメモリ１０５を逆方向スキヤンし
ている様子を示す。図７は、図５の状態のバツフアメモ
リ１０５を順方向スキヤンしている様子を示す。バツフ
アメモリ１０５が図５の状態のときは、逆方向スキヤン
は図６の斜線部（アドレス“１２”）で終了し、その
後、図７の順方向スキヤンに移る。

【００２６】以上のように、逆方向スキヤン，順方向ス
キヤンを通じて、スキヤンするバツフアメモリ１０５の
アドレスは延べ６５個で一定である。即ち、１画素ブロ
ツクのＡＣ係数の符号化に要する時間は、常に一定で、
ジグザグスキヤン１回分の時間と略同等である。有意係
数検出回路を出た後の符号化処理については、従来例と
同じであるので簡単に説明する。

【００２７】有意係数検出回路１０９は、量子化された
ＡＣ係数が“０”かどうかを判定し、“０”の場合はラ
ン長カウンタ１１０にカウントアツプ信号を供給し、カ
ウンタの値を＋１増加させる。ＡＣ係数が“０”以外の
有意係数の場合は、リセツト信号をラン長カウンタ１１
０に供給し、カウンタの値をリセツトするとともに、Ａ
Ｃ係数をグループ化回路１１１に供給する。

【００２８】ラン長カウンタ１１０は、“０”のラン長
をカウントする回路で、有意係数と次の有意係数の間に
存在する“０”の数ＮＮＮＮを２次元ハフマン符号化回
路１１２に供給する。グループ化回路１１１では、ＡＣ
係数をグループ番号ＳＳＳＳと付加ビツトに分割し、グ
ループ番号ＳＳＳＳを２次元ハフマン符号化回路１１２
に、付加ビツトを多重化回路１１４へ供給する。

【００２９】２次元ハフマン符号化回路１１２は、供給
された“０”のラン長ＮＮＮＮと有意係数のグループ番
号ＳＳＳＳをＡＣハフマンテーブル１１３に従つて可変
長符号化し、多重化回路１１４にＡＣハフマンコードを
供給する。多重化回路１１４では、ＤＣハフマン処理部
１１５から送られてきた１画素ブロツク分のＤＣハフマ
ンコードと、１画素ブロツク分のＡＣハフマンコードお
よび付加ビツトを多重化し、出力端子１１６から圧縮画
像データを出力する。

【００３０】本実施例の説明と図３，図７では、逆方向
スキヤンから順方向スキヤンへの切り換え時に、ジグザ
グアドレス発生器１０６を“００”に初期化する例を示
したが、ジグザグアドレス発生器１０６に初期値“１
０”を与えてもよい。ジグザグアドレス発生器１０６に
初期値“１０”を与えた場合、バツフアメモリ１０５の
アドレス“００”がスキヤン対象外となるので、さらに
ＡＣ係数の符号化を高速にできる。

【００３１】また本実施例の説明と図１では、８×８画
素のＤＣＴによる直交変換を用いて説明しているが、本
実施例はこれに限定されるものではなく、任意のブロツ
クサイズと任意の方法による直交変換で実施できること
はいうまでもない。以上説明したように本実施例によれ
ば、１画素ブロツクのＡＣ係数の符号化に要する時間
は、常に一定で、ジグザグスキヤン１回分の時間と略同
等となり、高速な符号化が可能な画像処理装置とするこ
とができる。

【００３２】

【第２実施例】以下、本発明に係る第２実施例を説明す
る。第２実施例においては、第１実施例と同様な構成に
ついては同一符号を付し詳細説明を省略する。図８は本
発明に係る第２実施例の構成例を示す図であり、図１に
示す第１実施例のスキヤン変換部１０４において、ジグ
ザグアドレス発生器１０６をバイナリカウンタ２０３に
変え、さらにデイクリメント回路２０２とジグザグ変換
回路２０１を追加した構成としたものである。

【００３３】以下、本実施例のスキヤン変換部１０４の
動作説明を行う。Ｑ１０３から送られてきたＡＣ係数
は、ジグザグ変換回路２０１によつて、例えば図１１に
示すような順方向スキヤンの順序に変換された上、バツ
フアメモリ１０５に格納される。格納するＡＣ係数は６
３個なので、ＡＣ係数はバツフアメモリ１０５の０番地
から６２番地に格納される。

【００３４】つまり、ＡＣ係数をバツフアメモリ１０５
へ格納する以前に、ジグザグ変換回路２０１にて順方向
スキヤンの順序に並替え、並替えたＡＣ係数をバツフア
メモリ１０５へ格納するのである。バイナリカウンタ２
０３から出力される値をアドレスとして、バツフアメモ
リ１０５からＡＣ係数を読み出すと、格納時と同じ順
序、つまり順方向スキヤンと同じ順序でＡＣ係数が出力
される。

【００３５】バイナリカウンタ２０３の出力の各ビツト
をアドレス反転回路１０７で反転し、さらにアドレス反
転回路１０７の出力をデイクリメント回路２０２にてデ
イクリメントした値をアドレスとして、バツフアメモリ
１０５からＡＣ係数を読み出すと、格納時と逆の順序、
つまり逆方向スキヤンと同じ順序でＡＣ係数が出力され
る。

【００３６】デイクリメント回路２０２はアドレス反転
回路１０７で得られたアドレスを補正するために必要で
ある。バイナリカウンタ２０３の初期値“０”をアドレ
ス反転回路１０７に通して得られる値は“６３”であ
り、一方、先に説明したように一番最後（６３個目）の
ＡＣ係数を格納するのは６２番地である。つまり、アド
レス反転回路１０７から得られる値とバツフアメモリ１
０５の格納アドレスには１の差があるので、この差をデ
イクリメント回路２０２で補正している。

【００３７】本実施例のスキヤン変換部１０４以外の動
作は第１実施例と同様なので説明を省略する。以上説明
したように本実施例によれば、第１実施例と同じく、１
画素ブロツクのＡＣ係数の符号化に要する時間は、常に
一定で、ジグザグスキヤン１回分の時間と略同等とな
り、高速な符号化が可能な画像処理装置とすることがで
きる。さらに本実施例では、第１実施例のジグザグアド
レス発生器に代つて、バイナリカウンタを利用でき、ア
ドレス発生器を簡略化できる。

【００３８】なお本発明は、複数の機器から構成される
システムに適用しても、１つの機器からなる装置に適用
しても良い。また本発明は、システムあるいは装置にプ
ログラムを供給することによつて達成される場合にも適
用できることはいうまでもない。

【００３９】

【発明の効果】以上説明したように本発明によれば、高
速な符号化が可能で画像処理の速い画像処理装置を提供
できる。

【図面の簡単な説明】

【図１】本発明に係る一実施例の構成例を示すブロツク
図である。

【図２】本実施例におけるＤＣＴ係数の逆方向スキヤン
の様子を示す模式図である。

【図３】本実施例におけるＤＣＴ係数の順方向スキヤン
の様子を示す模式図である。

【図４】本実施例におけるスキヤンするアドレスの順番
を示した図である。

【図５】本実施例におけるＤＣＴ後の有意係数の発生状
態例を示す図である。

【図６】本実施例におけるＤＣＴ係数の逆方向スキヤン
範囲例を示す図である。

【図７】本実施例におけるＤＣＴ係数の順方向スキヤン
範囲例を示す図である。

【図８】本発明に係る第２実施例の構成例を示すブロツ
ク図である。

【図９】従来の構成を示すブロツク図である。

【図１０】従来の予測符号化回路の構成を示す図であ
る。

【図１１】従来のＤＣＴ係数の順方向スキヤンの様子を
示す図である。

【図１２】従来のＡＣ係数とグループ番号との関係を説
明する図である。

【符号の説明】

１００ブロツク化回路１０１ＤＣＴ回路１０３量子化器Ｑ１０４スキヤン変換部１０５バツフアメモリ１０６ジグザグアドレス発生器１０７アドレス反転回路１０８スイツチ１０９有意係数検出回路１１０ラン長カウンタ１１１グループ化回路１１２２次元ハフマン符号化回路１１４多重化回路１１５ＤＣハフマン符号化部２０１ジグザグ変換回路２０２デイクリメント回路２０３バイナリカウンタ

Claims

【特許請求の範囲】

【請求項１】直交変換により画像圧縮を行う画像処理
装置であつて、直交変換係数を記憶する記憶手段と、アドレス発生手段から得られたアドレス値の各ビツトを
反転するアドレス反転手段と、前記アドレス発生手段から得られたアドレス値または前
記アドレス反転手段から得られたアドレス値のどちらか
を前記記憶手段に供給する切り換え手段とを有すること
を特徴とする画像処理装置。
【請求項２】請求項１記載の画像処理装置において、前記切り換え手段でのアドレス値の切り換えが前記記憶
手段の出力から特定のパターンを検出することによつて
行われることを特徴とする画像処理装置。