JPH058452B2

JPH058452B2 -

Info

Publication number: JPH058452B2
Application number: JP62203458A
Authority: JP
Inventors: Akihisa Makita
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1986-08-18
Filing date: 1987-08-18
Publication date: 1993-02-02
Also published as: JPS63153646A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、複数のプロセツサを有する電子デイ
ジタル計算機システムに使用される誤り回復シス
テムに関し、特に、密結合マルチプロセツサシス
テムに使用される誤り回復システムに関する。

［従来の技術］電子デイジタル計算機システムとして、密結合
マルチプロセツサシステムがこの技術分野におい
て知られており、それは、複数のプログラムを格
納する主記憶装置と、プログラムを処理する複数
のプロセツサを備えている。各プログラムは連続
する命令から成る。密結合マルチプロセツサシス
テムの知られた一つとして、日本電気株式会社に
より製造されたACOS1500は「２レベルのキヤツ
シユやパイプライン処理の工夫で速度を上げた大
型コンピユータACOS1500」という題で1985年７
月15日に日経マグロウヒル社によつて発行された
日経エレクトロニクスに馬場征彦他によつて開示
されている（参考文献１）。

ACOS1500のプロセツサの一つにおいて一つの
命令を実行中に、誤り即ち故障が発生すると、そ
のプロセツサは、参考文献１に開示されているよ
うに、プロセツサの一つにおいて誤りを回復する
ために、命令の実行をリトライしている。誤りが
間欠的すなわち一時的なものであるなら、そのリ
トライは結果として成功する。したがつて、プロ
セツサは継続して計算機システムで使用される。
誤りが長命なもの、すなわち固定誤りであるな
ら、リトライは完全になされず、すなわち、失敗
に終わる。したがつて、プロセツサはチエツク状
態にされ、他のプロセツサは、障害プロセツサの
状態データを主記憶装置を介して他のプロセツサ
へ転送することによつて、命令の実行を引継ぐ。

一つのプロセツサ内に取出された命令は、マイ
クロステツプの連続からなるマイクロプログラム
の制御の下で、その一つのプロセツサにおいて実
行手段によつて実行される。ACOS1500におい
て、マイクロプログラムはマイクロステツプの中
にチエツクポイントを持つ。誤りがプロセツサの
一つで起こつたとき、マイクロプログラムは、参
考文献１に開示されているように、誤りが発生す
る前の最新のチエツクポイントからリスタートさ
れる。マイクロプログラムリスタートが成功に終
わつたとき、この一つのプロセツサは引続きシス
テム内で正常なプロセツサとして使用される。

［発明が解決しようとする問題点］しかしながら、一度プロセツサが誤りに遭遇す
ると、たとえリスタートが完全になされた後で
も、他の誤りが再びこのプロセツサで発生し易
く、結果としてシステムダウンしてしまう。

ジエ・エイ・アルルプラガソン（J.A.
Arulpragason）による英国特許明細書第1163859
号（参考文献２）は、プロセツサの一つにおいて
誤りが発生すると、他のプロセツサへ障害プロセ
ツサ内の状態情報を主記憶装置を介して他のプロ
セツサへ転送することによつて障害プロセツサで
実行していた命令の実行を引継がせる誤り回復シ
ステムが開示されている。

日本電気株式会社に譲渡された大和田寛行によ
る米国特許第4443849号明細書（参考文献３）は、
障害プロセツサ内の状態データを主記憶装置を介
さず付加記憶装置を介して他のプロセツサへ転送
する誤り回復システムを開示している。

しかしながら、これら参考文献２及び３はマイ
クロプログラムリスタートにつては何も述べてい
ない。

本発明の目的は、マルチプロセツサシステムに
使用され、プロセツサの一つに誤りが発生したと
き、チエツクポイントからのマイクロプログラム
リスタートが成功した後、その一つのプロセツサ
をチエツク状態にすることが出来、それによつ
て、システムがダウンするのを減少できる誤り回
復システムを提供することにある。

［問題点を解決するための手段］本発明が適用される誤り回復システムは、複数
のプログラムを記憶するために主記憶装置と前記
プログラムを処理するための複数のプロセツサと
を有する電子計算機システムと組合わせて使用さ
れる。各プログラムは連続する命令から成る。各
プロセツサは、前記命令の選択された一つを取出
し、この選択された命令のリトライの実行が許さ
れる第１の時間期間と前記選択された命令のリト
ライの実行が許されない第２の時間期間の間、選
択された命令の各々をマイクロプログラム制御の
下で実行し、情報のかたまりを発生する実行手段
を有する。マイクロプログラムは、連続するマイ
クロステツプを有し、マイクロプログラムのリス
タートが予め定めされたマイクロステツプのチエ
ツクポイントから許される第１の間隔を持つ。各
プロセツサは、更に、実行手段の動作を監視し、
選択された命令の特定の一つを実行中に誤りが検
出されたとき誤り信号を発生し、特定の命令の実
行を中断する監視手段、この監視手段に作用的に
結合され、前記第１の時間期間の間、命令リトラ
イ可能信号を発生する命令リトライ可能信号発生
手段、及び監視手段に作用的に結合され、前記第
１の間隔の間、マイクロプログラムリスタート可
能信号を発生するマイクロプログラムリスタート
可能信号発生手段を有する。誤り回復システム
は、前記プロセツサの第１のプロセツサの監視手
段からの誤り信号に応答して、第１のプロセツサ
のマイクロプログラムリスタート可能信号発生手
段をアクセスし、マイクロプログラムリスタート
可能信号がマイクロプログラムリスタート可能信
号発生手段から検出されたときマイクロプログラ
ムリスタート信号を発生する。第１のプロセツサ
は、マイクロプログラムリスタート信号に応答し
て、チエツクポイントからマイクロプログラムの
リスタートを行う。誤り回復システムは、第１の
プロセツサの固定誤りの発生に活性化され、プロ
セツサの第２のプロセツサに特定の命令の実行を
引継がせる。

本発明によれば、第１のプロセツサは、更に、
そのなかの監視手段に作用的に結合され、マイク
ロプログラムのリスタートが成功した後、第１の
プロセツサの命令リトライ可能信号発生手段から
の命令リトライ可能信号を検出し、固定誤り信号
を発生する固定誤り信号発生手段を有する。誤り
回復システムは、固定誤り信号に応答して引継信
号を発生する手段を有し、それによつて第１のプ
ロセツサをチエツク状態に置く。

［実施例］以下、本発明の実施例について図面を参照して
説明する。

第１図を参照すると、本発明の一実施例による
誤り回復システムと組み合わせて使用される電子
計算機システム即ち密結合マルチプロセツサシス
テムは、複数のプログラムを記憶するための主記
憶装置１０を有する。各プログラムは連続する命
令から成る。計算機システムは、プログラムの選
択された一つを処理するための複数のプロセツサ
（第１及び第２のプロセツサ１１及び１２が例と
してこの図に示されている。）を有する。第１及
び第２のプロセツサ１１及び１２は、システム制
御装置１３を介して、主記憶装置１０に結合され
ている。主記憶装置１０は計算機システムそれ自
身の活動を支援するための一つのオペレーテイン
グシステム１４を有する。

主記憶装置１０は、第１及び第２のプロセツサ
１１及び１２のアクテイブ状態を夫々示すための
メモリセルからなる第１及び第２の動作表示器１
５１及び１５２を持つメモリ領域１５を持つ。

システム制御装置１３は、第１及び第２のプロ
セツサ１１及び１２が夫々計算機システムに接続
されていることを示すフリツプフロツプのような
第１及び第２の接続表示器１３１及び１３２を有
する。プロセツサ１１及び１２が接続されていな
い時、フリツプフロツプ１３１及び１３２は夫々
リセツトされる。フリツプフロツプ１３１及び１
３２は夫々のプロセツサがシステムに接続される
ことによつてセツトされる。

システム制御装置１３は、更に、第１及び第２
のプロセツサ１１及び１２のチエツク状態を夫々
示すためのフリツプフロツプのような第１及び第
２のプロセツサチエツク表示器１３６及び１３７
を有する。第１及び第２のプロセツサ１１及び１
２の一つが固定誤りに遭遇すると、プロセツサの
一つがチエツク状態に成り、第１及び第２のプロ
セツサチエツク表示器１３６及び１３７の対応す
る一つがセツトされる。

第１のプロセツサ１１は、主記憶装置１０から
命令の選択された一つを取出し、マイクロプログ
ラム制御の下で、この選択された命令を実行し、
情報のかたまりを発生する実行回路１１１を有す
る。この実行回路１１１による選択された命令の
実行は、第２図を参照して後で詳細に説明される
ように、選択された命令のリトライの実行が許さ
れる第１の時間期間と選択された命令のリトライ
の実行が許されない第２の時間期間からなる時間
の間、行われる。実行回路１１１は、ジエネラル
レジスタ、イントラクシヨンカウンタ等のソフト
ウエアビジブルレジスタと呼ばれるレジスタ（図
示せず。）を有する。

第１のプロセツサ１１は、更に、実行回路１１
１の動作を監視するための監視回路１１２を有す
る。この監視回路１１２は、パリテイチエツク回
路、演算結果の一致検出回路、シーケンス正当性
チエツク回路等からなる誤り検出回路（図示せ
ず）を有する。各誤り検出回路は、実行回路１１
１によつて選択された命令を実行中に誤りが検出
された時、誤り信号ERを発生する。この誤り信
号に応答して、監視回路１１２は参考文献３に述
べられているように、この選択された命令の実行
を中断する。

第２図を参照して、実行回路１１１による選択
された命令の実行は、この技術分野において良く
知られているように、複数の逐次ステツプS₁〜S₅
からなる。実行回路１１１の起動後、主記憶装置
１０内の命令の選択された一つが、第１のステツ
プS₁で取出され、取り出された命令はそれから第
２のステツプS₂で解読される。それから、そのよ
うな演算の実行は第３のステツプS₃で実施され、
演算の結果は第４のステツプS₄で、例えば、プロ
セツサのレジスタの予め決められたエリアに格納
される。最後のステツプS₅は命令アドレスを更新
するためのステツプである。

プロセツサが普通の命令を実行している場合に
おいて、ステツプS₁から演算結果の格納がされる
直前のステツプS₄の途中までの範囲で誤りが発生
しても、リトライがその普通の命令の始めからな
すことが可能である。従つて、この範囲が上述し
た第１の時間期間である。しかしながら、ステツ
プS₄の演算結果の格納がされた直後からステツプ
S₅までの他の範囲で誤りが発生すると、その命令
のリトライが不可能である。上述した第２の時間
期間は、ステツプS₄の演算結果の格納がされた直
後からステツプS₅までの範囲である。

ソフトウエアビジブルレジスタの内容を更新す
るための命令や主記憶装置１０の記憶されたデー
タを更新するための命令のようなある命令に関連
して、ステツプS₃でソフトウエアビジブルレジス
タや主記憶装置１０の情報が更新された後、命令
のリトライは不可能である。何故なら、命令の実
行のために必要とされる情報が更新によつて変化
するからである。従つて、ある命令に於いて、第
１の時間期間は、ステツプS₁から更新がされる直
前のステツプS₃までの範囲であり、第２の時間期
間は、ステツプS₃内の更新が完了した点からステ
ツプS₅までの範囲である。

再び第１図を参照して、第１のプロセツサ１１
は、監視回路１１２に作用的に結合された命令リ
トライ可能信号発生回路１１３を持つ。命令リト
ライ可能信号発生回路１１３は、第１の時間期間
の間、命令リトライ可能信号を発生する。フリツ
プフロツプが、また命令リトライ可能信号発生回
路１１３として使用され、ハードウエアやマイク
ロプログラム制御によつて、第１の時間期間の間
セツトされ、第２の時間期間の間リセツトされ
る。

上述したある命令に関連して、命令の実行中更
新がなされた後で誤りが発生した時でさえ、命令
の実行がマイクロプログラムのリスタートによつ
てなされる場合がある。即ち、もし更新された情
報が命令の実行の達成とは無関係あるいはもし変
化された情報が予め定めされたマイクロステツプ
即ちマイクロプログラムのチエツクポイントから
のリスタートにより回復出来るなら、命令の実行
は、参考文献１に述べられているように、チエツ
クポイントからのマイクロプログラムのリスター
トによつて継続される。マイクロプログラムのリ
スタートは、ステツプS₅内の命令アドレスの更新
がなされた後に誤りが発生したとき、許されな
い。チエツクポイントからステツプS₅内の命令ア
ドレスの更新がなされるまでの範囲は、マイクロ
プログラムリスタート可能期間と呼ばれる。

再び第１図を参照して、フリツプフロツプのよ
うなマイクロプログラムリスタート可能信号発生
回路１１４は、監視回路１１２に作用的に結合さ
れ、マイクロプログラムリスタート可能期間の
間、ハードウエア又はマイクロプログラム制御の
下にマイクロプログラムリスタート可能信号を発
生するためにセツトされる。

第３図を参照すると、スタツキング用のデータ
退避命令を行う場合のマイクロステツプの過程が
フローチヤートで示してある。

マイクロステツプA₀は、スタツクの準備をす
るマイクロステツプで、主記憶装置に退避すべき
内容を持つ複数のベースレジスタ及び複数のジエ
ネラルレジスタを指示するためのデータが、アド
レスレジスタの内容(T)で示されるアドレスに従つ
て主記憶装置に格納される。次のマイクロステツ
プA₁で、アドレスレジスタＴの内容(T)に“４”
を加えた和（Ｔ＋４）をワークレジスタｙに格納
している。

このマイクロステツプA₁は、上述したチエツ
クポイントとして決定される。それゆえに、マイ
クロプログラムリスタート可能信号MREがマイ
クロプログラムリスタート可能信号発生回路１１
４（第１図）から発生され、即ち、フリツプフロ
ツプがこのマイクロステツプA₁でセツトされる。
と同時に、ソフトウエアに見えないレジスタＺに
マイクロステツプA₁に対応するマイクロプログ
ラムアドレスA₁が保持される。

それから、マイクロステツプA₂で、ワークレ
ジスタｙの内容(y)に“４”が加えられ、その加算
結果（ｙ＋４）が再びワークレジスタｙに格納さ
れ、それから、ベースレジスタBR₀の内容
（BR₀）（４バイト幅を持つ）が主記憶装置１０に
ワークレジスタｙで示される内容(y)によつて与え
られるアドレスに従つて格納される。主記憶装置
内の情報がマイクロステツプA₂で更新されるの
で、命令リトライがマイクロステツプA₂以降許
されない。それゆえに、命令リトライ可能信号発
生回路１１３（第１図）はリセツトされる。

その後、同様なマイクロステツプ動作がベース
レジスタ及びジエネラルレジスタの内容を退避す
るために実行される。マイクロステツプA_nで、
主記憶装置に退避されるべき最後のジエネラルレ
ジスタGR_oの最終内容（GR_o）が主記憶装置に格
納される。即ち、ワークレジスタｙの内容(y)に
“４”を加え、その加算結果を再びワークレジス
タｙに格納し、それから、ジエネラルレジスタ
GR_oの内容（GR_o）が主記憶装置１０にワークレ
ジスタｙの内容で示されるアドレス(y)に従つて格
納される。

その次のマイクロステツプＢで、ワークレジス
タｙの内容(y)がソフトウエアビジブルレジスタの
一つであるアドレスレジスタＴに格納される。ア
ドレスレジスタＴが更新されるため、チエツクポ
イントからのマイクロプログラムリスタートが許
されず、マイクロステツプＢ及び引き続くマイク
ロステツプでマイクロプログラムリスタート信号
発生回路１１４はリセツトされる。

従つて、チエツクポイントA₁からのはじまる
マイクロプログラムリスター可能範囲は、マイク
ロステツプA₁からマイクロステツプA_nまでの範
囲許される。マイクロプログラムリスタートにお
いて、レジスタＺの内容(Z)がマイクロプロプログ
ラムアドレスカウンタ（図示せず）に格納され、
マイクロステツプが再びマイクロステツプA₁か
ら行われる。

マイクロステツプＢの次のマイクロステツプＣ
では、インストラクシヨンカウンタICの内容
（IC）にインストラクシヨンレングス（IL）が加
えられ、その加算結果が再びインストラクシヨン
カウンタICに格納されている。従つて、命令ア
ドレスが更新される。このマイクロステツプＣ
は、第２図のステツプS₅に対応する。

第１図に戻つて、第１のプロセツサ１１は、さ
らに、ユーザにより、例えば、プログラムのデバ
ツグがなされている時、手で入力されたリトライ
要求を保持するためのフリツプフロツプのような
リトライ要求表示器１１５を持つ。

また、第１のプロセツサ１１は、固定誤りを発
生するための固定誤り発生器１１６を有している
が、この固定誤り発生器１１６については後で第
５図を参照して詳細に説明する。

第２のプロセツサ１２は上述した第１のプロセ
ツサ１１の配列と同様の配列を有する。プロセツ
サ１２の詳細はその簡単化のために図面及び説明
を省略する。

第１及び第２のプロセツサ１１及び１２の一つ
で発生した誤りを回復する為に、誤り回復装置２
０がシステム制御装置１３を介して第１及び第２
のプロセツサ１１及び１２に結合されている。誤
り回復装置２０はサービスプロセツサ３０にも結
合されている。

第１のプロセツサ１１に誤りが発生した場合を
想定しているので、誤り回復装置２０と第１のプ
ロセツサ１１との接続関係のみについて第１図に
示し、図面の簡単化の目的のために、第２のプロ
セツサ１２と装置２０との接続関係については省
略する。

誤り回復装置２０は、接続表示器１３２をアク
セスし、第２のプロセツサの接続状態を検出する
ための接続検出器２１と、動作表示表示器１５２
をアクセスし、第２のプロセツサ１２がアクテイ
ブかインアクテイブかを検出するための動作検出
器２２と、第１のプロセツサチエツク表示器１３
６に第１のプロセツサ１１のチエツク状態を書込
むために引継信号を発生するための引継信号発生
回路２３を有する。また、誤り回復装置２０は、
命令リトライ可能信号IREを得るために命令リト
ライ可能信号発生回路１１３をアクセスするため
の第１のアクセス回路２４と、マイクロプログラ
ムリスタート可能信号MREを得るためにマイク
ロプログラムリスタート可能信号発生回路１１４
をアクセスするための第２のアクセス回路２５
と、オペレータによつて要求されたリトライ要求
RRを検出するためのリトライ要求表示器１１５
をアクセスするためのリトライ要求検出器２６と
を有する。これら回路２１〜２６は、誤り回復装
置２０内の制御回路２７によつて制御される。

さて、第１図に加え第４図Ａ乃至第４図Ｃに示
されたフローチヤートを参照して、誤り回復装置
２０の動作を説明する。

第１のプロセツサ１１に誤りが発生すると、誤
り回復装置２０は第１のプロセツサ１１からの誤
り信号ERに応答して第１のプロセツサ１１の誤
りを回復するための動作を開始する。制御回路２
７は、第１のステージSa₁で、接続検出器２１を
起動して、第２の接続表示器１３２の内容を読込
む。制御回路２７は、第２のステージSa₂で、読
込み内容を決定する。読込み内容が、第２のプロ
セツサ１２が本計算機システムに接続されている
ことを示しているとき、動作が第２のステージ
Sa₂から第３のステージSa₃に移り、制御回路２
７は、動作検出器２２を起動して、第２の動作表
示表示器１５２の内容を検出する。それから、制
御回路２７は、第４のステージSa₄で、第２のプ
ロセツサ１２がアクテイブかインアクテイブかを
判断する。第２のプロセツサ１２がアクテイブな
ら、動作は、第５のステージSa₅に進み、リトラ
イ検出器２６がリトライ要求表示器１１５の内容
を読込むために起動される。リトライ要求１が次
の第６のステージSa₆で決定された時、動作は第
６のステージSa₆から第７のステージSa₇（第４図
Ｂ）に移る。第７のステージSa₇で、制御回路２
７は、第１のアクセス回路２４を起動して、命令
リトライ可能信号発生回路１１３をアクセスす
る。命令リトライ可能信号IREが命令リトライ可
能信号発生回路１１３から読込まれた時、動作は
第８のステージSa₈を介して第９のステージSa₉
に進む。第９のステージSa₉で制御回路２７は、
引継信号発生回路２３を起動して、引継信号TO
を発生し、それは、第１のプロセツサのチエツク
状態を書込むために第１のプロセツサチエツク表
示器１３６をセツトする。

命令リトライ可能信号IREが第８のステージ
Sa₈で決定されない時、動作は、第８のステージ
Sa₈から第10のステージSa₁₀に移り、ここで、マ
イクロプログラムリスタート可能信号発生回路１
１４が第２のアクセス回路２５によつてアクセス
される。マイクロプログラムリスタート可能信号
MREが第11のステージSa₁₁で検出されない時、
動作は、第11のステージSa₁₁から第９のステージ
Sa₉に移る。

上の説明からわかるように、命令リトライ可能
信号IREが検出されるか、又は、命令リトライ可
能信号IREとマイクロプログラムリスタート可能
信号MREの両方とも検出されないなら、制御回
路２７は、第１のプロセツサチエツク表示器１３
６をセツトする。

引継信号TOに応答して、第１のプロセツサ１
１内の状態信号は、参考文献１〜３に開示されて
いる知られた方法で、第２のプロセツサ１２に転
送され、誤りが発生した時に第１のプロセツサ１
１で処理されていた命令が再び第２のプロセツサ
１２において命令の始めから実行される。

即ち、プロセツサチエツク表示器１３６が引継
信号TOによつてセツトされた時、システム制御
装置１３は、第１のプロセツサ１１がプロセツサ
のチエツク状態に置かれたことを、第２のプロセ
ツサ１２及びサービスプロセツサ３０に通知す
る。第２のプロセツサ１２はオペレーテイングシ
ステム（OS）１４内に格納されている例外処理
プログラムに知らせる。一方、サービスプロセツ
サ３０は、状態信号、即ち、第１のプロセツサ１
１内のソフトウエアビジブルレジスタの内容を主
記憶装置１０の所定のエリア（図示せず）に転送
する。

ついでながら、状態信号は、参考文献３に記述
された記憶装置に転送されても良い。

それから、例外処理プログラムは、第２のプロ
セツサ１２において実行される。即ち、状態信号
が主記憶装置１０あるいは記憶装置から読出さ
れ、誤りが発生した時に第１のプロセツサ１１で
処理されていた命令のリトライの実行が可能か否
かを判断される。リトライ可能であれば、命令の
実行が第２のプロセツサでリトライされる。

第11のステージSa₁₁に戻つて、マイクロプログ
ラムリスタート可能信号MREが読込まれたと判
定されたら、第１のプロセツサ１１は、第12のス
テージSa₁₂でリセツトされる。それから、制御回
路２７は、第１のマイクロプログラムリスタート
信号MR₁を発生し、それは、第13のステージ
Sa₁₃で、第１のプロセツサ１１に供給される。そ
れから、第１のプロセツサ１１はチエツクポイン
トからマイクロプログラムをリスタートする。

第５図及び第１図を参照して、マイクロプログ
ラムのリスタート後の第１のプロセツサ１１の動
作を説明する。

第１のマイクロプログラムリスタート信号
MR₁に応答して、固定誤り発生器１１６は、監
視回路１１２と共に動作し、マイクロプログラム
のリスタートが成功したか否かを判定する（第５
図の第14のステージSa₁₄）。成功と判定された時、
固定誤り発生器１１６は、成功通知信号SIを発生
し、それによつて、マイクロプログラムのリスタ
ートが成功したことを誤り回復装置２０へ通知す
る（第15のステージSa₁₅）。固定誤り発生器１１
６は、また、命令リトライ可能信号発生回路１１
３をアクセスする。その後、命令リトライ可能信
号発生回路１１３が主記憶装置１０から第１のプ
ロセツサ１１内に取出された新しい命令の実行に
よつてセツトされた時、固定誤り発生器１１６
は、第16のステージSa₁₆で固定誤り信号PEを発
生する。

ここで、第４図Ｂに戻つて、第17のステージ
Sa₁₇で、固定誤り信号PEを受信すると、誤り回
復装置２０の制御回路２７は、第９のステージ
Sa₉の動作を実行し、第１のプロセツサチエツク
表示器１３６をセツトする。従つて、第１のプロ
セツサ１１で取出された新しい命令の実行が上述
した状態信号の転送をして第２のプロセツサ１２
によつて引き継がれる。

第５図において、第14のステージSa₁₄で、マイ
クロプログラムのリスタート成功しないと判定さ
れた時、第18のステージSa₁₈で固定誤り発生器１
１６は、固定誤り信号PEを発生する。それから、
誤り回復回路２０の制御回路２７は、また、第17
のステージSa₁₇及び第９のステージSa₉の動作を
実行し、プロセツサチエツク表示器１３６がセツ
トされる。

第２のステージSa2（第４図Ａ）に戻つて、第
２のプロセツサ１２の接続が決定されない時、制
御回路２７は、第19のステージSa₁₉（第４図Ｃ）
の動作を行い、第１のアクセス回路２４によつて
命令リトライ可能信号発生回路１１３をアクセス
する。

第２のプロセツサ１２が第４のステージSa₄で
インアクテイブと判定された時又はリトライ要求
が第６のステージSa₆で検出された時、制御回路
２７の動作は、また第19のステージSa₁₉に進む。

命令リトライ可能信号IRSが第19のステージ
Sa₁₉の後第20のステージSa₂₀で決定された時、制
御回路２７は、第21のステージSa₂₁で第１のプロ
セツサ１１をリセツトし、そして第22のステージ
Sa₂₂で、命令リトライ信号IRを第１のプロセツ
サ１１に供給する。従つて、第１のプロセツサ１
１は、命令のリトライの実行を実施する。

第20のステージSa₂₀で、命令リトライ可能信号
IRSが検出されない時、第23のステージSa₂₃で、
マイクロプログラムリスタート可能信号発生回路
１１４が第２のアクセス回路２５でアクセスされ
る。第24のステージSa₂₄で、マイクロプログラム
リスタート可能信号MREが検出された時、制御
回路２７は、第25のステージSa₂₅で第１のプロセ
ツサ１１をリセツトし、それから、第２のマイク
ロプログラムリスタート信号MR２を第１のプロ
セツサ１１に供給する。マイクロプログラムのリ
スタートプログラムのリスタートが第１のプロセ
ツサ１１においてチエツクポイントから行われ
る。

第24のステージSa₂₄で、マイクロプログラムリ
スタート可能信号MREが検出されない時、制御
回路２７は、第27のステージSa₂₇で第１のプロセ
ツサ１１をリセツトする。それから、制御回路２
７は第28のステージSa₂₈でオペレーテイングシス
テム（OS）１４への障害通知を第１のプロセツ
サ１１にさせるために誤り通知指令EICを発生す
る。

［発明の効果］以上の説明したように本発明は、マイクロプロ
グラムのリスタートが成功したら、次の命令が命
令リトライ可能状態になつた時に、第１のプロセ
ツサから固定誤りを発生させ、他の正常なプロセ
ツサ（第２のプロセツサ）に第１のプロセツサの
ジヨブを引継がせているので、システムダウンす
るのを回避することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例による誤り回復シス
テムの構成を示すブロツク図、第２図は命令リト
ライ可能範囲とマイクロプログラムリスタート可
能範囲を説明するための一般の命令の概略の流れ
を示すフローチヤート、第３図はマイクロプログ
ラムリスタート可能範囲及びマイクロプログラム
リスタートをスタツキング用のデータ退避命令を
行う場合を例にしたマイクロステツプのフローチ
ヤート、第４図Ａ，Ｂ、及びＣは第１図に示した
誤り回復装置の動作を説明するためのフローチヤ
ート、第５図は第１図に示した第１のプロセツサ
の固定誤り発生装置の動作を説明するためのフロ
ーチヤートである。１０……主記憶装置、１１……第１のプロセツ
サ、１２……第２のプロセツサ、１３……システ
ム制御装置、１４……オペレーテイングシステ
ム、１５……メモリ領域、２０……誤り回復装
置、２１……接続検出器、２２……動作検出器、
２３……引継信号発生回路、２４……第１のアク
セス回路、２５……第２のアクセス回路、２６…
…リトライ要求検出器、２７……制御回路、３０
……サービスプロセツサ、１１１……実行回路、
１１２……監視回路、１１３……命令リトライ可
能信号発生回路、１１４……マイクロプログラム
リスタート可能信号発生回路、１１５……リトラ
イ要求表示器、１１６……固定誤り発生器、１３
１……第１の接続表示器、１３２……第２の接続
表示器、１３６……第１のプロセツサチエツク表
示器、１３７……第２のプロセツサチエツク表示
器、１５１……第１の動作表示器、１５２……第
２の動作表示器。

Claims

【特許請求の範囲】１複数のプログラムを記憶するための主記憶装
置と前記プログラムを処理するための複数のプロ
セツサとを有する電子計算機システムと組合わせ
て使用される誤り回復システムであつて、各プロ
グラムは連続する命令から成り、各プロセツサ
は、前記命令の選択された一つを取出し、該選択
された命令のリトライの実行が許される第１の時
間期間と該選択された命令のリトライの実行が許
されない第２の時間期間の間、前記選択された命
令の各々をマイクロプログラム制御の下で実行
し、情報のかたまりを発生する実行手段を有し、
前記マイクロプログラムは、連続するマイクロス
テツプからなり、マイクロプログラムのリスター
トが予め定めされたマイクロステツプのチエツク
ポイントから許される第１の間隔をもち、各プロ
セツサは、更に、前記実行手段の動作を監視し、
選択された命令の特定の一つを実行中に誤りが検
出されたとき誤り信号を発生し、特定の命令の実
行を中断する監視手段、該監視手段に作用的に結
合され、前記第１の時間期間の間、命令リトライ
可能信号を発生するための命令リトライ可能信号
発生手段、及び前記監視手段に作用的に結合さ
れ、前記第１の間隔の間、マイクロプログラムリ
スタート可能信号を発生するためのマイクロプロ
グラムリスタート可能信号発生手段を有し、前記
誤り回復システムは、前記プロセツサの第１のプ
ロセツサの前記監視手段からの誤り信号に応答し
て、前記第１のプロセツサの前記マイクロプログ
ラムリスタート可能信号発生手段をアクセスし、
前記マイクロプログラムリスタート可能信号が前
記マイクロプログラムリスタート可能信号発生手
段から検出されたときマイクロプログラムリスタ
ート信号を発生し、前記第１のプロセツサは、前
記マイクロプログラムリスタート信号に応答し
て、前記チエツクポイントからマイクロプログラ
ムのリスタートを実行し、前記誤り回復システム
は、前記第１のプロセツサの固定誤りの発生に活
性化され、前記プロセツサの第２のプロセツサに
特定の命令の実行を引継がせるものにおいて、前記第１のプロセツサは、更に、そのなかの前
記監視手段に作用的に結合され、前記マイクロプ
ログラムのリスタートが成功した後、前記第１の
プロセツサの前記命令リトライ可能信号発生手段
からの前記命令リトライ可能信号を検出し、固定
誤り信号を発生する検出手段を有し、前記誤り回復システムは、前記固定誤り信号に
応答して、引継信号を発生する手段を有し、それ
によつて前記第１のプロセツサをチエツク状態に
する誤り回復システム。２更に、前記第１のプロセツサからの前記誤り
信号に応答して、前記第１のプロセツサの前記命
令リトライ可能信号発生手段をアクセスし、前記
命令リトライ可能信号が前記第１のプロセツサの
前記命令リトライ可能信号発生手段から検出され
たとき、第１のイネーブル信号を発生する第１の
アクセス手段を有し、そして前記引継信号発生手
段は、前記第１のアクセス手段に結合され、前記
第１のイネーブル信号に応答して前記引継信号を
発生する特許請求の範囲第１項に記載の誤り回復
システム。３前記主記憶装置は更に前記第２のプロセツサ
のアクテイブ状態を表示するための動作表示手段
を有し、前記誤り回復システムは、更に、前記誤
り信号に応答して、前記動作表示手段をアクセス
し、前記第２のプロセツサのアクテイブ状態が前
記動作表示手段で検出されないとき、インアクテ
イブ信号を発生する動作検出手段を有し、前記引
継信号発生手段は、また前記動作検出手段に結合
され、前記インアクテイブ信号によつてインアク
テイブ状態に置かれる特許請求の範囲第２項に記
載の誤り回復システム。４前記誤り回復システムは、更に、前記第１の
イネーブル信号と前記インアクテイブ信号に応答
して、前記第１のプロセツサへ命令リトライ信号
を発生する命令リトライ指示手段を有し、前記第
１のプロセツサは前記命令リトライ信号に応答し
て特定の命令のリトライの実行を行う特許請求の
範囲第３項に記載の誤り回復システム。５前記第１のプロセツサは、更に、手で入力さ
れたリトライ要求を保持するリトライ要求表示手
段を有し、そして、前記誤り回復システムは、更
に、前記誤り信号に応答して前記リトライ要求表
示手段をアクセスし、前記リトライ要求が前記リ
トライ要求表示手段から検出されたとき、第２の
イネーブル信号を発生するリトライ要求検出手段
を有し、前記引継信号発生手段は、前記リトライ
要求検出手段に結合され、前記第２のイネーブル
信号によつてインアクテイブ状態に置かれ、前記
誤り回復システムは、更に、前記第１のイネーブ
ル信号と前記第２のイネーブル信号に応答して、
前記第１のプロセツサへ命令リトライ信号を発生
する命令リトライ指示手段を有し、前記第１のプ
ロセツサは前記命令リトライ信号に応答して特定
の命令の実行をリトライする特許請求の範囲第２
項に記載の誤り回復システム。６更に、前記引継信号に応答して前記第１のプ
ロセツサをチエツクすべき状態を表示するための
プロセツサチエツク表示手段を有する特許請求の
範囲第１項に記載の誤り回復システム。