JPH07109592B2 - Ｃｐｕ―ｉｏ並列動作シミュレーション方法 - Google Patents
Ｃｐｕ―ｉｏ並列動作シミュレーション方法Info
- Publication number
- JPH07109592B2 JPH07109592B2 JP61035164A JP3516486A JPH07109592B2 JP H07109592 B2 JPH07109592 B2 JP H07109592B2 JP 61035164 A JP61035164 A JP 61035164A JP 3516486 A JP3516486 A JP 3516486A JP H07109592 B2 JPH07109592 B2 JP H07109592B2
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- JP
- Japan
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- cpu
- event
- model
- simulator
- time
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイコンプログラムを実機（ターゲットマシ
ン）と異なる汎用計算機でシミュレーションし、マイコ
ンプログラムをテスト・デバッグする方法に関し、特に
IOを制御するプログラムをターゲットマシンに近い状態
でシミュレーションテストをするCPU−IO並列動作シミ
ュレーション方法に関する。
ン）と異なる汎用計算機でシミュレーションし、マイコ
ンプログラムをテスト・デバッグする方法に関し、特に
IOを制御するプログラムをターゲットマシンに近い状態
でシミュレーションテストをするCPU−IO並列動作シミ
ュレーション方法に関する。
従来は、情報処理学会マイクロコンピュータ研究会資料
20−３に記載されるように、CPUとメモリのみをシミュ
レートする方法であり、周辺IOを制御するプログラムを
テストする場合には中断点の設定，メモリ設定等を行な
うべきコマンドによってIO動作をシミュレートする。
20−３に記載されるように、CPUとメモリのみをシミュ
レートする方法であり、周辺IOを制御するプログラムを
テストする場合には中断点の設定，メモリ設定等を行な
うべきコマンドによってIO動作をシミュレートする。
上記従来の方法は、中断点やメモリ設定用のコマンドで
IO動作を模擬するため、時間の経過（CPU実行）によりI
Oの状態が変化するといった環境の設定は困難であっ
た。このため、IO制御時のタイミング不良，プログラム
とIO両方の待ち状態（ハングアップ）等の検出ができな
いという問題があった。
IO動作を模擬するため、時間の経過（CPU実行）によりI
Oの状態が変化するといった環境の設定は困難であっ
た。このため、IO制御時のタイミング不良，プログラム
とIO両方の待ち状態（ハングアップ）等の検出ができな
いという問題があった。
本発明の目的は、CPU（プログラムの実行）とIOの動作
を見かけ上、並列動作させることにより、前述のような
マイクロコンピュータ用ソフトウェアの不良を検出する
CPU−IO並列動作シミュレーション方法を提供すること
にある。
を見かけ上、並列動作させることにより、前述のような
マイクロコンピュータ用ソフトウェアの不良を検出する
CPU−IO並列動作シミュレーション方法を提供すること
にある。
上記目的は、IOモデルがイベントを要求したとき（IO動
作実行のために必要な時間を定義すること）、IOモデル
の処理を中断させ、中断点の情報を記憶し、CPUに制御
を戻すイベント登録ステップと,CPUの命令シミュレーシ
ョン中にイベントの発生監視をするイベント監視ステッ
プと，イベント発生時、CPUの命令実行を中断し、イベ
ント要求時にセーブした情報を回復しIOモデルの処理を
再開始するイベント制御ステップにより、IO処理−IO処
理中断−CPU処理−CPU処理中断−IO処理再実行…と制御
されて、CPU−IO並列動作を実現することにより達成さ
れる。
作実行のために必要な時間を定義すること）、IOモデル
の処理を中断させ、中断点の情報を記憶し、CPUに制御
を戻すイベント登録ステップと,CPUの命令シミュレーシ
ョン中にイベントの発生監視をするイベント監視ステッ
プと，イベント発生時、CPUの命令実行を中断し、イベ
ント要求時にセーブした情報を回復しIOモデルの処理を
再開始するイベント制御ステップにより、IO処理−IO処
理中断−CPU処理−CPU処理中断−IO処理再実行…と制御
されて、CPU−IO並列動作を実現することにより達成さ
れる。
IOモデルがイベントを要求したとき、IOモデルの処理を
中断させ、中断点の情報を記憶し、CPUに制御を戻すイ
ベントを登録し、CPUの命令シミュレーション中にイベ
ントの発生監視し、イベント発生時、CPUの命令実行を
中断し、イベント要求時にセーブした情報を回復しI/O
モデルの処理を再開始することにより、CPU−IO並行動
作が実現されて、実機では再現しにくいハードウェアの
異常を容易にシミュレーションできる。
中断させ、中断点の情報を記憶し、CPUに制御を戻すイ
ベントを登録し、CPUの命令シミュレーション中にイベ
ントの発生監視し、イベント発生時、CPUの命令実行を
中断し、イベント要求時にセーブした情報を回復しI/O
モデルの処理を再開始することにより、CPU−IO並行動
作が実現されて、実機では再現しにくいハードウェアの
異常を容易にシミュレーションできる。
以下、本発明の一実施例を図面を用いて詳細に説明す
る。
る。
第１図は、本発明のシミュレーション・システムの構成
を示すブロック図である。
を示すブロック図である。
第１図において、１は汎用計算機上で、前記汎用計算機
とは異なるアーキテクチャのCPU動作をシミュレーショ
ンするCPUシミュレータ,2はCPUシミュレータが実行する
マイクロプログラムを格納するメモリ,3は周辺デバイス
の動作をシミュレーションするIOモデル,4はCPUと周辺
デバイスとの信号線群の動作をシミュレーションするIO
シミュレータ,5は周辺デバイスが入出力するデータを格
納するデータファイル,6はIOモデルの制御中に、IOモデ
ルが要求するイベント（時間経過要求）を登録し、CPU
シミュレータに制御を移すイベント登録機構,7はイベン
トで要求した時間に達したか否かを判断するイベント監
視機構,8はイベントで要求した時間に達したとき、IOモ
デルに制御を移すイベント制御機構である。
とは異なるアーキテクチャのCPU動作をシミュレーショ
ンするCPUシミュレータ,2はCPUシミュレータが実行する
マイクロプログラムを格納するメモリ,3は周辺デバイス
の動作をシミュレーションするIOモデル,4はCPUと周辺
デバイスとの信号線群の動作をシミュレーションするIO
シミュレータ,5は周辺デバイスが入出力するデータを格
納するデータファイル,6はIOモデルの制御中に、IOモデ
ルが要求するイベント（時間経過要求）を登録し、CPU
シミュレータに制御を移すイベント登録機構,7はイベン
トで要求した時間に達したか否かを判断するイベント監
視機構,8はイベントで要求した時間に達したとき、IOモ
デルに制御を移すイベント制御機構である。
第２図は、CPU−IO並行動作シミュレーション方式を示
すフローチャートである。
すフローチャートである。
第２図により、本発明のCPU−IO並行動作シミュレーシ
ョン方式を説明する。
ョン方式を説明する。
まず、CPUシミュレータでマイコンプログラムが実行さ
れ、IO制御命令であればIOシミュレータを起動する（20
1）。次に、IOシミュレータは、IO制御命令に該当するI
Oモデルを起動する（202）。IOモデルはIO動作を開始す
る。このときIO動作実行に時間を必要としたとき、IOモ
デルはIOシミュレータに対し、イベントを要求する（20
3）。イベントの要求は、イベント登録機構によりイベ
ント値（イベント到達までの時間）、IOモデル中断点情
報（イベント要求時のIOモデルの状態）を記憶した後、
CPUシミュレータに強制的に制御を移す（204）。CPUシ
ミュレータでは、マイコンプログラムの命令実行を開始
する。このとき１命令実行毎に命令実行サイクル数をカ
ウントし、イベント監視時刻に達するとIOシミュレータ
のイベント監視機構を起動する（205）。イベント監視
機構では登録されているイベントのイベント値をカウン
トし、要求したイベント値に達したイベントがあるか判
断し、該当するイベントがなければ、CPUシミュレータ
に制御を戻し、該当するイベントがあれば、イベント制
御機構を起動する（206）。イベント制御機構では、イ
ベント要求時に記憶したIOモデル中断点情報を回復さ
せ、IOモデルに制御を移す（207）。IOモデルは、時間
経過後の状態（IO動作終了後のIOの状態）を設定し、CP
Uシミュレータに制御を戻す（208）。
れ、IO制御命令であればIOシミュレータを起動する（20
1）。次に、IOシミュレータは、IO制御命令に該当するI
Oモデルを起動する（202）。IOモデルはIO動作を開始す
る。このときIO動作実行に時間を必要としたとき、IOモ
デルはIOシミュレータに対し、イベントを要求する（20
3）。イベントの要求は、イベント登録機構によりイベ
ント値（イベント到達までの時間）、IOモデル中断点情
報（イベント要求時のIOモデルの状態）を記憶した後、
CPUシミュレータに強制的に制御を移す（204）。CPUシ
ミュレータでは、マイコンプログラムの命令実行を開始
する。このとき１命令実行毎に命令実行サイクル数をカ
ウントし、イベント監視時刻に達するとIOシミュレータ
のイベント監視機構を起動する（205）。イベント監視
機構では登録されているイベントのイベント値をカウン
トし、要求したイベント値に達したイベントがあるか判
断し、該当するイベントがなければ、CPUシミュレータ
に制御を戻し、該当するイベントがあれば、イベント制
御機構を起動する（206）。イベント制御機構では、イ
ベント要求時に記憶したIOモデル中断点情報を回復さ
せ、IOモデルに制御を移す（207）。IOモデルは、時間
経過後の状態（IO動作終了後のIOの状態）を設定し、CP
Uシミュレータに制御を戻す（208）。
次に、イベント要求／発生時におけるIOシミュレータ、
CPUシミュレータ、IOモデル間の制御手順について、各
シミュレータ及びモデルをソフトウエアの関数コールを
例にしてさらに詳細に説明する。
CPUシミュレータ、IOモデル間の制御手順について、各
シミュレータ及びモデルをソフトウエアの関数コールを
例にしてさらに詳細に説明する。
一般に、ソフトウエアにおける関数コールは、コール時
にCPUレジスタの情報（プログラムカウンタの値や戻り
アドレス等）を関数のローカルな領域（一般にはスタッ
クエリア）に退避し、コール先のアドレスに分岐する。
また、リターン時は、コール時に退避したスタツクエリ
アのレジスタの情報をレジスタに回復することで、コー
ル時の戻りアドレスにリターンすることができる。
にCPUレジスタの情報（プログラムカウンタの値や戻り
アドレス等）を関数のローカルな領域（一般にはスタッ
クエリア）に退避し、コール先のアドレスに分岐する。
また、リターン時は、コール時に退避したスタツクエリ
アのレジスタの情報をレジスタに回復することで、コー
ル時の戻りアドレスにリターンすることができる。
このとき、退避／回復するCPUレジスタの情報を保存
し、切り替えることで関数の戻り先を自由に制御するこ
とが可能である。（なお、コンパイラにもよるが、関数
がネストしている場合、このスタックエリア同士はポイ
ンタでポイントされ、上位から下位，下位から上位への
関数へとスタツクのネスト関係を参照できるものとす
る。） 本発明は、このソフトウエアの特徴を利用し以下のよう
に実現している。
し、切り替えることで関数の戻り先を自由に制御するこ
とが可能である。（なお、コンパイラにもよるが、関数
がネストしている場合、このスタックエリア同士はポイ
ンタでポイントされ、上位から下位，下位から上位への
関数へとスタツクのネスト関係を参照できるものとす
る。） 本発明は、このソフトウエアの特徴を利用し以下のよう
に実現している。
第２図で、IOモデルからイベント要求があった場合（20
3）、イベント登録機構はスタックエリアを参照し、IO
モデルがIOシミュレータをコールした時点のCPUレジス
タの情報（IOモデル中断時点の情報）を保存する。
3）、イベント登録機構はスタックエリアを参照し、IO
モデルがIOシミュレータをコールした時点のCPUレジス
タの情報（IOモデル中断時点の情報）を保存する。
そこで、そのまま、リターンすればIOモデル側に制御が
戻るが、前述のスタックエリア同士のポインタを参照
し、さらに上位のスタックエリア（IOシミュレータがコ
ールされた時点（201）の関数のスタックエリア）の内
容でレジスタの情報を回復する。これにより、IOシミュ
レータは、IOモデルに戻ることなく、CPUシミュレータ
側にリターンする。
戻るが、前述のスタックエリア同士のポインタを参照
し、さらに上位のスタックエリア（IOシミュレータがコ
ールされた時点（201）の関数のスタックエリア）の内
容でレジスタの情報を回復する。これにより、IOシミュ
レータは、IOモデルに戻ることなく、CPUシミュレータ
側にリターンする。
次に、イベント監視機構（206）がIOモデルの再開始時
間を認識すると、イベント制御機構は、イベント登録機
構でイベント要求時に保存したIOモデルの中断点情報
（IOモデルがイベント要求した時点のCPUレジスタの情
報）を回復し、そのアドレスに分岐する。これにより、
時間経過後のIO動作（208）の再開始が可能となる。
間を認識すると、イベント制御機構は、イベント登録機
構でイベント要求時に保存したIOモデルの中断点情報
（IOモデルがイベント要求した時点のCPUレジスタの情
報）を回復し、そのアドレスに分岐する。これにより、
時間経過後のIO動作（208）の再開始が可能となる。
以上のようにして、CPU−IO並列動作シミュレーション
が可能となる。
が可能となる。
なお、CPUとIOの並列動作の状態図を第３図に示す。
次に、フロッピー・ディスク・コントローラ（以下FDC
と略す）のシーク動作例を第４図により説明する。
と略す）のシーク動作例を第４図により説明する。
まず、CPUシミュレータでFDC制御用マイコンプログラム
を実行し、IO制御命令（FDCに対するシーク動作指示）
を検出するとICシミュレータを起動する（401）。IOシ
ミュレータは、IO制御命令がFDCに対する命令であるこ
とを認識し、FDCモデルを起動する（402）。FDCモデル
は、IO制御命令がシーク動作指示であることを認識し、
FDCモデルの状態を示す状態レジスタにシーク動作中で
あるフラグを設定。シーク動作終了まで時間を要するた
め、IOシミュレータに対しイベントを要求する（40
3）。IOシミュレータのイベント登録機構は、FDCモデル
が要求した時間（イベント値）を登録。さらに、FDCモ
デルがイベントを要求したときの状態（イベント要求時
のレジスタの内容）をセーブし、CPUシミュレータに強
制的に制御を戻す（FDCモデルの処理中断）（404）。CP
Uシミュレータは、FDC制御用マイコンプログラムの実行
を再開する。このとき、１命令実行毎に命令サイクル数
をカウントし、イベント監視時間に達したか判断する。
監視時間に達していなければ命令実行を継続し、監視時
間に達していれば、IOシミュレータのイベント監視機構
を起動する（405）。イベント監視機構では、登録され
たFDCモデルのシーク動作のイベント値をカウントダウ
ンし、シーク動作終了時刻に達したか判断。シーク動作
終了時刻に達していなければ、CPUシミュレータに制御
を戻し命令実行を継続し、シーク動作終了時刻に達して
いれば、IOシミュレータのイベント制御機構を起動する
（406）。イベント制御機構では、イベント要求時にセ
ーブしたFDCモデルの状態を回復させ、FDCモデルに制御
を移す（CPUシミュレータの処理中断）（407）。FDCモ
デルは、状態レジスタにシーク動作終了を示すフラグを
設定し、IOシミュレータに対し割込み要求をした後、制
御をIOシミュレータに戻す（408）。
を実行し、IO制御命令（FDCに対するシーク動作指示）
を検出するとICシミュレータを起動する（401）。IOシ
ミュレータは、IO制御命令がFDCに対する命令であるこ
とを認識し、FDCモデルを起動する（402）。FDCモデル
は、IO制御命令がシーク動作指示であることを認識し、
FDCモデルの状態を示す状態レジスタにシーク動作中で
あるフラグを設定。シーク動作終了まで時間を要するた
め、IOシミュレータに対しイベントを要求する（40
3）。IOシミュレータのイベント登録機構は、FDCモデル
が要求した時間（イベント値）を登録。さらに、FDCモ
デルがイベントを要求したときの状態（イベント要求時
のレジスタの内容）をセーブし、CPUシミュレータに強
制的に制御を戻す（FDCモデルの処理中断）（404）。CP
Uシミュレータは、FDC制御用マイコンプログラムの実行
を再開する。このとき、１命令実行毎に命令サイクル数
をカウントし、イベント監視時間に達したか判断する。
監視時間に達していなければ命令実行を継続し、監視時
間に達していれば、IOシミュレータのイベント監視機構
を起動する（405）。イベント監視機構では、登録され
たFDCモデルのシーク動作のイベント値をカウントダウ
ンし、シーク動作終了時刻に達したか判断。シーク動作
終了時刻に達していなければ、CPUシミュレータに制御
を戻し命令実行を継続し、シーク動作終了時刻に達して
いれば、IOシミュレータのイベント制御機構を起動する
（406）。イベント制御機構では、イベント要求時にセ
ーブしたFDCモデルの状態を回復させ、FDCモデルに制御
を移す（CPUシミュレータの処理中断）（407）。FDCモ
デルは、状態レジスタにシーク動作終了を示すフラグを
設定し、IOシミュレータに対し割込み要求をした後、制
御をIOシミュレータに戻す（408）。
以上のようにして、FDC制御用マイコンプログラムとFDC
モデルの並行動作シミュレーションが実現される。
モデルの並行動作シミュレーションが実現される。
また、ステップ405でFDCモデルがシーク動作中にFDC制
御用マイコンプログラムからデータ書き込み指示などの
IO制御命令を検出した場合、不当なタイミングのIO制御
命令として、マイコンプログラムの不良が検出可能とな
る。
御用マイコンプログラムからデータ書き込み指示などの
IO制御命令を検出した場合、不当なタイミングのIO制御
命令として、マイコンプログラムの不良が検出可能とな
る。
上記実施例ではIOモデルをプログラム言語で記述し、ロ
ードプログラムとして実現する例を述べたが、IOモデル
がある規則に従って動作仕様を記述した手続きデータの
場合も次のようにして並行動作をシミュレートすること
が可能となる。
ードプログラムとして実現する例を述べたが、IOモデル
がある規則に従って動作仕様を記述した手続きデータの
場合も次のようにして並行動作をシミュレートすること
が可能となる。
即ちステップ402において、FCDモデルに制御を渡すかわ
りに、FDCモデルの手続きデータを読み、記述された内
容に従ってFDC動作をシミュレーションする。また、ス
テップ404において、イベント要求時の手続きデータの
位置を記憶しておく。さらにステップ407において、イ
ベント要求時にセーブしたFDCモデルの状態を回復する
かわりに、イベント要求時に記憶した手続きデータの位
置からデータ読み込みを再開始する。
りに、FDCモデルの手続きデータを読み、記述された内
容に従ってFDC動作をシミュレーションする。また、ス
テップ404において、イベント要求時の手続きデータの
位置を記憶しておく。さらにステップ407において、イ
ベント要求時にセーブしたFDCモデルの状態を回復する
かわりに、イベント要求時に記憶した手続きデータの位
置からデータ読み込みを再開始する。
本実施例では、より実機に近い状態でマイクロコンピュ
ータ用ソフトウェアのテストが可能となり、実機では再
現しにくいハードウェアの異常を容易にシミュレーショ
ンできるため、より効率的なソフトウェアのテストが可
能となる。
ータ用ソフトウェアのテストが可能となり、実機では再
現しにくいハードウェアの異常を容易にシミュレーショ
ンできるため、より効率的なソフトウェアのテストが可
能となる。
また、ハードウェア完成前にソフトウェアの開発が可能
になるので、開発期間の短縮が図れる。
になるので、開発期間の短縮が図れる。
本発明によれば、実機では再現しにくいハードウェアの
異常を容易にシミュレーションできるため、より効率的
なソフトウェアのテストが可能となるという効果が得ら
れる。
異常を容易にシミュレーションできるため、より効率的
なソフトウェアのテストが可能となるという効果が得ら
れる。
第１図は本発明のシミュレーションシステムの構成を示
すブロック図、第２図にCPU−IO並行動作シミュレーシ
ョンの方式を示すフローチャート、第３図はCPU−IO並
行動作シミュレーションの状態図、第４図はFDCシーク
動作による並行動作の実施例を示す概念図である。 １……CPUシミュレータ、２……メモリ、 ３……IOモデル群、４……IOシミュレータ、 ５……データファイル、６……イベント登録機構、 ７……イベント監視機構、８……イベント制御機構。
すブロック図、第２図にCPU−IO並行動作シミュレーシ
ョンの方式を示すフローチャート、第３図はCPU−IO並
行動作シミュレーションの状態図、第４図はFDCシーク
動作による並行動作の実施例を示す概念図である。 １……CPUシミュレータ、２……メモリ、 ３……IOモデル群、４……IOシミュレータ、 ５……データファイル、６……イベント登録機構、 ７……イベント監視機構、８……イベント制御機構。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 裕二 神奈川県秦野市堀山下１番地 日立コンピ ユータエンジニアリング株式会社内 審査官 梅村 ▲頸▼樹 (56)参考文献 特開 昭61−239335（ＪＰ，Ａ) 特開 昭62−279421（ＪＰ，Ａ) 特開 昭61−59559（ＪＰ，Ａ) 特開 昭59−229620（ＪＰ，Ａ) 特開 昭56−153456（ＪＰ，Ａ)
Claims (1)
- 【請求項１】汎用計算機上において、マイクロプロセッ
サ等の前記汎用計算機とは異なるアーキテクチャを有す
るCPUと、該CPUに接続される記憶装置及び少なくとも１
個の周辺デバイスの動作をシミュレーションするため
に、前記記憶装置上に置かれた命令を逐次取出して命令
動作をシミュレーションするCPUシミュレータと、前記
周辺デバイスの動作をシミュレーションするIOモデル
と、前記CPUと前記周辺デバイスを接続する信号線群の
動作をシミュレーションするIOシミュレータとによって
ソフトウエアをテストするCPU−IO並列動作シミュレー
ション方法において、 シミュレーションの進行を計時管理する時計によりIOモ
デル動作シミュレーションの再開始時刻を予約するイベ
ント要求がIOモデルから発行されることに応じてIOモデ
ルの動作実行を中断させて中断点情報を一時退避し、前
記CPUシミュレータに制御を戻すイベント登録のステッ
プと、前記CPUシミュレータの実行中にイベントの発生
を監視するイベント監視のステップと、イベント発生時
前記CPUシミュレータの命令実行を中断し、前記IOモデ
ルの動作実行を再開始するイベント制御のステップから
成ることを特徴とするCPU−IO並列動作シミュレーショ
ン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035164A JPH07109592B2 (ja) | 1986-02-21 | 1986-02-21 | Ｃｐｕ―ｉｏ並列動作シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035164A JPH07109592B2 (ja) | 1986-02-21 | 1986-02-21 | Ｃｐｕ―ｉｏ並列動作シミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62194549A JPS62194549A (ja) | 1987-08-27 |
| JPH07109592B2 true JPH07109592B2 (ja) | 1995-11-22 |
Family
ID=12434227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035164A Expired - Lifetime JPH07109592B2 (ja) | 1986-02-21 | 1986-02-21 | Ｃｐｕ―ｉｏ並列動作シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109592B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169728B2 (ja) * | 1993-02-26 | 2001-05-28 | 日本電気株式会社 | シミュレーションシステム |
| JP6076576B1 (ja) * | 2016-06-07 | 2017-02-08 | 三菱電機株式会社 | シミュレーション装置およびシミュレーションプログラム |
| CN114168259B (zh) * | 2021-11-10 | 2025-06-06 | 中国航发控制系统研究所 | 虚拟芯片及虚拟芯片内串口外设的方法 |
| CN116994473B (zh) * | 2023-08-04 | 2026-02-06 | 北京华如科技股份有限公司 | 一种作战仿真系统的断点保存方法及装置 |
-
1986
- 1986-02-21 JP JP61035164A patent/JPH07109592B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62194549A (ja) | 1987-08-27 |
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