JPH058462B2 - - Google Patents
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- JPH058462B2 JPH058462B2 JP18576686A JP18576686A JPH058462B2 JP H058462 B2 JPH058462 B2 JP H058462B2 JP 18576686 A JP18576686 A JP 18576686A JP 18576686 A JP18576686 A JP 18576686A JP H058462 B2 JPH058462 B2 JP H058462B2
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Description
【発明の詳細な説明】
〔概要〕
マルチポートによりシエアアクセス可能なメモ
リアクセスシステムのバツフアオーバラン検出方
式であつて、ライトポートのアドレスを超えてリ
ードポートがメモリをアクセスすることを防止す
る為、ライトポートに書かれたメモリへのアクセ
スアドレスと、リードポートにより読出されたメ
モリへのアクセスアドレスとの比較を行い、デー
タを書き終えた後のデータ後の正常に読出されて
いることをチエツクするように構成することによ
り、読取り処理時のオーバランアクセスを確実に
防止し、読取りデータのより正常性の保証が可能
となる。
リアクセスシステムのバツフアオーバラン検出方
式であつて、ライトポートのアドレスを超えてリ
ードポートがメモリをアクセスすることを防止す
る為、ライトポートに書かれたメモリへのアクセ
スアドレスと、リードポートにより読出されたメ
モリへのアクセスアドレスとの比較を行い、デー
タを書き終えた後のデータ後の正常に読出されて
いることをチエツクするように構成することによ
り、読取り処理時のオーバランアクセスを確実に
防止し、読取りデータのより正常性の保証が可能
となる。
本発明は、電子計算機システムにおける入出力
装置と中央処理装置間のデータ転送処理方式に係
り、特に入出力装置と中央処理装置間の非同期デ
ータ転送時のバツフアオーバラン検出方式に関す
る。
装置と中央処理装置間のデータ転送処理方式に係
り、特に入出力装置と中央処理装置間の非同期デ
ータ転送時のバツフアオーバラン検出方式に関す
る。
例えば、入出力装置（以下Ｉ／Ｏと称する）と
中央処理装置（以下CPUと称する）間で、非同
期にデータ転送を行う場合は、通常下記方法でデ
ータ転送を行う。
中央処理装置（以下CPUと称する）間で、非同
期にデータ転送を行う場合は、通常下記方法でデ
ータ転送を行う。
即ち、例えばＩ／Ｏからの読取りデータを一旦
Ｉ／Ｏ内、又はＩ／ＯとCPU間に置かれる制御
装置内のバツフアメモリに蓄えて置き、CPUが
転送可能となつた時点でバツフアメモリ内のデー
タをCPUに転送する。
Ｉ／Ｏ内、又はＩ／ＯとCPU間に置かれる制御
装置内のバツフアメモリに蓄えて置き、CPUが
転送可能となつた時点でバツフアメモリ内のデー
タをCPUに転送する。
又は上記の逆の場合で、CPUから送出された
データを一旦バツフアメモリに蓄えて置き、Ｉ／
Ｏが書込み可能となつた時点でバツフアメモリ内
のデータをＩ／Ｏに送出する。
データを一旦バツフアメモリに蓄えて置き、Ｉ／
Ｏが書込み可能となつた時点でバツフアメモリ内
のデータをＩ／Ｏに送出する。
このような方式の場合、バツフアメモリに対す
るアクセスポートが多数（３つ以上）あり、多数
のアクセスモジユールよりシエアされて使用され
る傾向にある。
るアクセスポートが多数（３つ以上）あり、多数
のアクセスモジユールよりシエアされて使用され
る傾向にある。
このようなマルチポートよりタイムシエアによ
りアクセス可能なメモリアクセスシステムに関し
て、書込まれたデータが正しく読取られているか
を確実にしかも効率的にチエツクすることが望ま
れる。
りアクセス可能なメモリアクセスシステムに関し
て、書込まれたデータが正しく読取られているか
を確実にしかも効率的にチエツクすることが望ま
れる。
第４図は従来例を説明するブロツク図、第５図
はマルチポートによりアクセスするメモリアクセ
スシステム概要を説明する図をそれぞれ示す。
はマルチポートによりアクセスするメモリアクセ
スシステム概要を説明する図をそれぞれ示す。
本例の動作は、バツフアオーバラン状態をチエ
ツクする場合の動作であり、第４図は１つのリー
ドモジユール１と１つのライトモジユール２で構
成された場合を示す。
ツクする場合の動作であり、第４図は１つのリー
ドモジユール１と１つのライトモジユール２で構
成された場合を示す。
即ち、ライトモジユール２より所定転送速度を
持つてライトポート４を介してバツフアメモリ
（以下BMと称する）６へデータを転送し、ライ
トポートアドレスポインタ（以下AP.Wと略称す
る）４ａで指定するBM６の領域へ書込む。
持つてライトポート４を介してバツフアメモリ
（以下BMと称する）６へデータを転送し、ライ
トポートアドレスポインタ（以下AP.Wと略称す
る）４ａで指定するBM６の領域へ書込む。
一方、リードモジユール１はリードポートアド
レスポインタ（以下AP.Rと略称する）３ａで指
定するBM６の領域からデータの読取りを行うこ
とにより、ライトモジユール２からリードモジユ
ール１へのデータ転送が実行される。
レスポインタ（以下AP.Rと略称する）３ａで指
定するBM６の領域からデータの読取りを行うこ
とにより、ライトモジユール２からリードモジユ
ール１へのデータ転送が実行される。
この場合、リードモジユール１はライドモジユ
ール２により既に書込まれたデータのみを読出す
必要がある。
ール２により既に書込まれたデータのみを読出す
必要がある。
従つて、比較回路５において“AP.W４ａの
値”と“AP.R３ａの値”の大小比較、即ち
“AP.W４ａの値”＞“AP.R３ａの値”を条件が設
立している否かをチエツクして、読取りデータの
正常性（即ち、バツフアオーバラン状態でないこ
と）をチエツクしている。
値”と“AP.R３ａの値”の大小比較、即ち
“AP.W４ａの値”＞“AP.R３ａの値”を条件が設
立している否かをチエツクして、読取りデータの
正常性（即ち、バツフアオーバラン状態でないこ
と）をチエツクしている。
一方、最近電子計算機システムが大規模にな
り、マルチポートメモリアクセスシステムを構成
する場合、第５図に示すようにシステムを構成す
ることが多い。
り、マルチポートメモリアクセスシステムを構成
する場合、第５図に示すようにシステムを構成す
ることが多い。
第５図に示すマルチポートメモリアクセスシス
テムの場合、BM６はアクセスモジユール１
（０）〜１(n)から複数アクセスポート３（０）〜
３(m)の内の任意のアクセスポート３(i)の捕捉経由
してアクセスされる。
テムの場合、BM６はアクセスモジユール１
（０）〜１(n)から複数アクセスポート３（０）〜
３(m)の内の任意のアクセスポート３(i)の捕捉経由
してアクセスされる。
即ち、アクセスモジユール１（０）〜１(n)は、
任意のアクセスポート３（０）〜３(m)を使用し
て、BM６に対する読出し／書込みが可能とな
る。尚、各アクセスポート３（０）〜３(m)はバツ
フアメモリアクセス用のアドレスポインタを備え
ている。
任意のアクセスポート３（０）〜３(m)を使用し
て、BM６に対する読出し／書込みが可能とな
る。尚、各アクセスポート３（０）〜３(m)はバツ
フアメモリアクセス用のアドレスポインタを備え
ている。
このようなマルチポートメモリアクセスシステ
ムにおいて、例えばBM６に対するデータ書込み
をアクセスモジユール１（０）で行い（以下これ
をライトモジユール１（０）と略称する）、アク
セスポート３（１）（以下ライトポート３（１）
と略称する）を介してBM６にデータを書込み、
リードモジユール１（２）がリードモード３(m)を
介してライトモジユール１（０）で書かれたデー
タを読出す場合、ライトポート３（１）内のライ
トアドレスポインタとリードポート３(m)内のリー
ドアドレスポインタと大小比較を行う必要があ
る。
ムにおいて、例えばBM６に対するデータ書込み
をアクセスモジユール１（０）で行い（以下これ
をライトモジユール１（０）と略称する）、アク
セスポート３（１）（以下ライトポート３（１）
と略称する）を介してBM６にデータを書込み、
リードモジユール１（２）がリードモード３(m)を
介してライトモジユール１（０）で書かれたデー
タを読出す場合、ライトポート３（１）内のライ
トアドレスポインタとリードポート３(m)内のリー
ドアドレスポインタと大小比較を行う必要があ
る。
即ち、リードアドレスポインタ値＜ライトアド
レスポインタ値となつていなければ、リードモジ
ユール１（２）からBM６に書かれたデータを正
常に読取つたことにはならない。
レスポインタ値となつていなければ、リードモジ
ユール１（２）からBM６に書かれたデータを正
常に読取つたことにはならない。
これは、ライトポート３（１）からの書込みデ
ータの転送速度よりも、リードポート３(m)での読
取りデータの転送速度が、一般的に速い時に起こ
り得るバツフアオーバラン状態である。
ータの転送速度よりも、リードポート３(m)での読
取りデータの転送速度が、一般的に速い時に起こ
り得るバツフアオーバラン状態である。
しかし、従来は第４図で示すようにアクセスポ
ートが２つ（リードポートとライトポート）の場
合には、１つのアドレスポインタの大小比較手段
を設けてバツフアオーバラン状態を検出する方式
は具体化されているが、マルチポートメモリアク
セスシステムにおけるバツフアオーバラン状態を
具体的なシステムオペレーシヨン状態でチエツク
する機能は実施されていない。
ートが２つ（リードポートとライトポート）の場
合には、１つのアドレスポインタの大小比較手段
を設けてバツフアオーバラン状態を検出する方式
は具体化されているが、マルチポートメモリアク
セスシステムにおけるバツフアオーバラン状態を
具体的なシステムオペレーシヨン状態でチエツク
する機能は実施されていない。
例えば、アクセスポートが２つの場合のバツフ
オーバラン状態の検出方式のマルチポートメモリ
アクセスシステムに適用した場合、そのハードウ
エア構成が膨大となり、しかもその制御も複雑化
する等の問題点がある。
オーバラン状態の検出方式のマルチポートメモリ
アクセスシステムに適用した場合、そのハードウ
エア構成が膨大となり、しかもその制御も複雑化
する等の問題点がある。
第１図は本発明の原理を説明するブロツク図を
示す。
示す。
第１図に示す原理ブロツク図はマルチポートメ
モリアクセスシステムの構成を示し、この構成は
第５図で説明したアクセスモジユール１（０）〜
１(n)、BM６と、 下記の手段で構成されるアクセスポート４
（０）〜４(m)と、 アクセスポート４（０）〜４(m)のアロケーシヨ
ンを管理するタスクモジユール（以下TMと称す
る）７と、 アクセスポート４（０）〜４(m)からBM用共通
バス（BM−BUS）（２）使用要求信号RQ０〜
RQmを受取り、それに対する使用許可信号GR０
〜GRmの内の１つを各サイクル毎に各アクセス
ポート４（０）〜４(m)に与えるARB８とから構
成されている。
モリアクセスシステムの構成を示し、この構成は
第５図で説明したアクセスモジユール１（０）〜
１(n)、BM６と、 下記の手段で構成されるアクセスポート４
（０）〜４(m)と、 アクセスポート４（０）〜４(m)のアロケーシヨ
ンを管理するタスクモジユール（以下TMと称す
る）７と、 アクセスポート４（０）〜４(m)からBM用共通
バス（BM−BUS）（２）使用要求信号RQ０〜
RQmを受取り、それに対する使用許可信号GR０
〜GRmの内の１つを各サイクル毎に各アクセス
ポート４（０）〜４(m)に与えるARB８とから構
成されている。
尚、各アクセスポート４（０）〜４(m)は、
メモリアクセス用アドレスポインタ手段と、
比較対象となるアクセスポート４（０）〜４(m)
のアクセスアドレスを保持する比較対象アドレス
ポインタ手段と、 BM６をアクセスするアクセスモジユール１
（０）〜１(n)の識別子番号（以下ID番号と称す
る）をセツトするIDレジスタ手段と、 ID番号の比較を行う比較手段と、 アドレスポインタ手段と比較対象アドレスポン
インタ手段との大小比較を行う大小比較手段と、 大小比較手段の比較結果をセツトするステータ
スレジスタ手段と、 BM−BUSを介して遣り取りされる信号をセツ
トするセツト機能を有するドライバ手段及びレシ
ーバ手段とを具備して構成されている。
のアクセスアドレスを保持する比較対象アドレス
ポインタ手段と、 BM６をアクセスするアクセスモジユール１
（０）〜１(n)の識別子番号（以下ID番号と称す
る）をセツトするIDレジスタ手段と、 ID番号の比較を行う比較手段と、 アドレスポインタ手段と比較対象アドレスポン
インタ手段との大小比較を行う大小比較手段と、 大小比較手段の比較結果をセツトするステータ
スレジスタ手段と、 BM−BUSを介して遣り取りされる信号をセツ
トするセツト機能を有するドライバ手段及びレシ
ーバ手段とを具備して構成されている。
マルチポートメモリアクセスシステムの場合の
バツフアオーバラン状態の防止を保障するため、
各アクセスポート４（０）〜４(m)内に、自アドレ
スポインタ値をセツトするアドレスポインタ手段
と、比較するアドレスを処理オペレーシヨンに対
応して設定する比較対象アドレスポインタ手段
と、アドレスポインタ手段と比較対象アドレスポ
インタ手段との大小比較を行う大小比較手段とを
設け構成することにより、マルチポートメモリア
クセスシステムにおける読取り処理時のオーバラ
ンクアクセスを確実に防止し、読取りデータの正
常性の保障が可能となる。
バツフアオーバラン状態の防止を保障するため、
各アクセスポート４（０）〜４(m)内に、自アドレ
スポインタ値をセツトするアドレスポインタ手段
と、比較するアドレスを処理オペレーシヨンに対
応して設定する比較対象アドレスポインタ手段
と、アドレスポインタ手段と比較対象アドレスポ
インタ手段との大小比較を行う大小比較手段とを
設け構成することにより、マルチポートメモリア
クセスシステムにおける読取り処理時のオーバラ
ンクアクセスを確実に防止し、読取りデータの正
常性の保障が可能となる。
以下本発明の要旨を第１図〜第３図に示す実施
例により具体的に説明する。
例により具体的に説明する。
第２図は本発明の実施例を説明するブロツク
図、第３図はマルチポートにおけるメモリアクセ
ス状況を説明する図をそれぞれ示す。尚、全図を
通じて同一符号は同一対象物を示す。
図、第３図はマルチポートにおけるメモリアクセ
ス状況を説明する図をそれぞれ示す。尚、全図を
通じて同一符号は同一対象物を示す。
本実施例におけるアクセスポート４（０）〜４
(m)は、第２図に示す如く下記の機能ブロツクで構
成されている。即ち、 自アクセスポート４（０）〜４(m)のメモリアク
セスアドレスを保持するメモリアクセス用アドレ
スポインタAPO〜APmと、 比較対象となるアクセスポート４（０）〜４(m)
のアクセスアドレスを保持する比較対象アドレス
ポインタIPLO〜APLmと、 BM６をアクセスする時のアクセスモジユール
１（０）〜１(n)の固有ID番号をセツトするIDレ
ジスタIO〜Imと、 ID番号の比較を行う比較部４１と、 アドレスポインタAPO〜APmと比較対象アド
レスポインタAPLO〜APLmとの大小比較を行う
大小比較部４２と、 大小比較部４２の比較結果をセツトするステー
タスレジスタST０〜STmと、 BM−BUS（２）内ID−BUSとの信号の入出力
をアクセスするドライバDID０〜DRIDm及びレ
シーバRVI0〜RVIDmと、 BM−BUS（２）内アクセスポート（以下APと
称する）−BUSとの信号の入出力をアクセスする
ドライバDRAP０〜DRAPm及びレシーバRVAP
０〜RVAPmとを具備して構成されている。
(m)は、第２図に示す如く下記の機能ブロツクで構
成されている。即ち、 自アクセスポート４（０）〜４(m)のメモリアク
セスアドレスを保持するメモリアクセス用アドレ
スポインタAPO〜APmと、 比較対象となるアクセスポート４（０）〜４(m)
のアクセスアドレスを保持する比較対象アドレス
ポインタIPLO〜APLmと、 BM６をアクセスする時のアクセスモジユール
１（０）〜１(n)の固有ID番号をセツトするIDレ
ジスタIO〜Imと、 ID番号の比較を行う比較部４１と、 アドレスポインタAPO〜APmと比較対象アド
レスポインタAPLO〜APLmとの大小比較を行う
大小比較部４２と、 大小比較部４２の比較結果をセツトするステー
タスレジスタST０〜STmと、 BM−BUS（２）内ID−BUSとの信号の入出力
をアクセスするドライバDID０〜DRIDm及びレ
シーバRVI0〜RVIDmと、 BM−BUS（２）内アクセスポート（以下APと
称する）−BUSとの信号の入出力をアクセスする
ドライバDRAP０〜DRAPm及びレシーバRVAP
０〜RVAPmとを具備して構成されている。
例えば、アクセスモジユール１（０）が共通バ
ス（１）を通じてTM７に問い合わせをし、アク
セスポート４（０）が使用可能であることを知る
と、アクセスモジユール１（０）はアクセスポー
ト４（０）内のIDレジスタIOに“０”をセツト
する。
ス（１）を通じてTM７に問い合わせをし、アク
セスポート４（０）が使用可能であることを知る
と、アクセスモジユール１（０）はアクセスポー
ト４（０）内のIDレジスタIOに“０”をセツト
する。
又、アクセスモジユール１（０）は、これから
書込みすべきBM６の先頭アドレスをアドレスポ
インタAPOにセツトした後、BM６へのデータ
書込み動作を開始する。 アドレスポインタ
APOはBM６へのデータ書込みが１ワード
（WORD）行われる毎にプラス１される。尚、ア
クセスモジユール１（０）、アクセスポート４
（０）を以下ライトモジユール１（０）、ライトポ
ート４（０）と称する。
書込みすべきBM６の先頭アドレスをアドレスポ
インタAPOにセツトした後、BM６へのデータ
書込み動作を開始する。 アドレスポインタ
APOはBM６へのデータ書込みが１ワード
（WORD）行われる毎にプラス１される。尚、ア
クセスモジユール１（０）、アクセスポート４
（０）を以下ライトモジユール１（０）、ライトポ
ート４（０）と称する。
その後、例えばアクセスモジユール１(n)（以下
リードモジユール１(n)と称する）がライトモジユ
ール１（A.O）で書込んだデータを読出すため
に、TM７に問い合わせて、例えばアクセスポー
ト４(m)（以下リードポート４(m)と称する）の使用
許可と、ライトモジユール１（０）が受け取り格
納しているIDレジスタIOの内容（セツト値
“０”）をTM７を介して受け取る。
リードモジユール１(n)と称する）がライトモジユ
ール１（A.O）で書込んだデータを読出すため
に、TM７に問い合わせて、例えばアクセスポー
ト４(m)（以下リードポート４(m)と称する）の使用
許可と、ライトモジユール１（０）が受け取り格
納しているIDレジスタIOの内容（セツト値
“０”）をTM７を介して受け取る。
次に、リードモジユール１(n)はリードポート４
(m)内IDレジスタImに、受け取つたセツト値（セ
ツト値“０”）をセツトし、BM６から読出すべ
きデータの先頭アドレスをアドレスポインタ
APmにセツトし、その後読出し動作を開始する。
(m)内IDレジスタImに、受け取つたセツト値（セ
ツト値“０”）をセツトし、BM６から読出すべ
きデータの先頭アドレスをアドレスポインタ
APmにセツトし、その後読出し動作を開始する。
この時、アドレスポインタAPmは、BM６か
らのデータ読出しが、１ワード（WORD）行わ
れる毎にプラス１される。
らのデータ読出しが、１ワード（WORD）行わ
れる毎にプラス１される。
尚、この間に他のアクセスモジユール１（１）
〜１（ｎ−１）は、既に他アクセスポートポート
を介して書込み／読出しを行つているものとす
る。
〜１（ｎ−１）は、既に他アクセスポートポート
を介して書込み／読出しを行つているものとす
る。
この時のBM６のアクセスは、第３図に示すよう
に時分割されて行われており、BM６へのBM−
BUS（２）は１サイクルａ，ｂ，ｃ，…毎に各ポ
ート４（０）〜４(m)（第３図にはＰ０，Ｐ１，Ｐ
２，Ｐ３，…，Pmで表示している）が使用する
パイプライン方式になつている。
に時分割されて行われており、BM６へのBM−
BUS（２）は１サイクルａ，ｂ，ｃ，…毎に各ポ
ート４（０）〜４(m)（第３図にはＰ０，Ｐ１，Ｐ
２，Ｐ３，…，Pmで表示している）が使用する
パイプライン方式になつている。
ARB８は各ポート４（０）〜４(m)からのBM
−BUS２使用要求信号RQ０，RQ１，…，RQm
を受取り、それに対する使用許可信号GR０，
GR１，…GRmの内の１つを各サイクルａ，ｂ，
ｃ、…毎に各ポート４（０）〜４(m)に与える。
−BUS２使用要求信号RQ０，RQ１，…，RQm
を受取り、それに対する使用許可信号GR０，
GR１，…GRmの内の１つを各サイクルａ，ｂ，
ｃ、…毎に各ポート４（０）〜４(m)に与える。
各ポート４（０）〜４(m)はこの使用許可信号
GR０，GR１，…GRmを受け取ると、BM−
BUS（２）へのドライバDRID０〜DRIDm、
DRAP０〜DAPmをオンにして、BM６へのデー
タ書込み／読出しを行う方法を取つている。
GR０，GR１，…GRmを受け取ると、BM−
BUS（２）へのドライバDRID０〜DRIDm、
DRAP０〜DAPmをオンにして、BM６へのデー
タ書込み／読出しを行う方法を取つている。
従つて、リードポート４(m)はBM６のアクセス
に対する使用許可権を得た時、即ち使用許可信号
GRmがオンの時は、ドライバDRIDm、DRAPm
がオンとなる。尚、使用許可信号GRmがオフの
時はレシーバRVIDm、RVAPmがオンとなる。
に対する使用許可権を得た時、即ち使用許可信号
GRmがオンの時は、ドライバDRIDm、DRAPm
がオンとなる。尚、使用許可信号GRmがオフの
時はレシーバRVIDm、RVAPmがオンとなる。
ライトポート４（０）が使用許可権を得て、使
用許可信号GR0がオンの時には、BM−BUS（２）
内ID−BUS上にはIDレジスタＩ０の内容が、AP
−BUS上にはアドレスポインタAP０の内容が乗
ることになる。
用許可信号GR0がオンの時には、BM−BUS（２）
内ID−BUS上にはIDレジスタＩ０の内容が、AP
−BUS上にはアドレスポインタAP０の内容が乗
ることになる。
一方、リードポート４(m)はこの時使用許可信号
GR０がオフであるため、レシーバRVIDm、
RVAPmがオンとなり、ライトポート４（０）の
IDレジスタＩ０の内容及びアドレスポインタAP
０の内容をレシーブする。
GR０がオフであるため、レシーバRVIDm、
RVAPmがオンとなり、ライトポート４（０）の
IDレジスタＩ０の内容及びアドレスポインタAP
０の内容をレシーブする。
この時、比較部４１でレシーブしたIDレジス
タＩ０の内容とリードポート４(m)のIDレジスタ
Imの内容とを比較し、一致していればアドレス
ポインタAP０の内容を比較対象アドレスポイン
タAPLmにラツチする。
タＩ０の内容とリードポート４(m)のIDレジスタ
Imの内容とを比較し、一致していればアドレス
ポインタAP０の内容を比較対象アドレスポイン
タAPLmにラツチする。
リードポート４(m)は比較対象アドレスポインタ
APLmにラツチする動作を、ライトポート４
（０）がBM６にデータを書込む、（BM−BUS
（２）の使用権を得る）毎に行い更新し、その都
度自アドレスポインタAPmと大小比較を大小比
較部４２にて行う。
APLmにラツチする動作を、ライトポート４
（０）がBM６にデータを書込む、（BM−BUS
（２）の使用権を得る）毎に行い更新し、その都
度自アドレスポインタAPmと大小比較を大小比
較部４２にて行う。
書込まれたデータが正常に読出されている場合
は、自アドレスポインタAPm≦比較対象アドレ
スポインタAPLm（即ち、ライトポート４（０）
のアドレスポインタAP０）とならなければなら
ない。
は、自アドレスポインタAPm≦比較対象アドレ
スポインタAPLm（即ち、ライトポート４（０）
のアドレスポインタAP０）とならなければなら
ない。
もし、自アドレスポインタAPm＞比較対象ア
ドレスポインタAPLmとなると、その時点でバ
ツフアオーバランをステータスレジスタSTmに
セツトし、TM７に通知することによりバツフア
オーバランを検出する。
ドレスポインタAPLmとなると、その時点でバ
ツフアオーバランをステータスレジスタSTmに
セツトし、TM７に通知することによりバツフア
オーバランを検出する。
以上のような本発明によれば、マルチポートメ
モリアクセスシステムにおける読取り処理時のオ
ーバランアクセスを、少ないハードウエアで確実
に防止し、読取りデータの正常性が保証出来ると
言う効果がある。
モリアクセスシステムにおける読取り処理時のオ
ーバランアクセスを、少ないハードウエアで確実
に防止し、読取りデータの正常性が保証出来ると
言う効果がある。
第１図は本発明の原理を説明するブロツク図、
第２図は本発明の実施例を説明するブロツク図、
第３図はマルチポートにおけるメモリアクセス状
況を説明する図、第４図は従来例を説明するブロ
ツク図、第５図はマルチポートによりアクセスす
るメモリアクセスシステム概要を説明する図、を
それぞれ示す。 図において、１はリードモジユール、１（０）
〜１(n)はアクセスモジユール、２はライトモジユ
ール、３はリードポート、３（０）〜３(m)，４
（０）〜４(m)はアクセスポート、３ａはAP.R、
４ａはAP.W、４はライトポート、５は比較回
路、６はBM、７はTM、８はARB、４１は比較
部、４２は大小比較部をそれぞれ示す。
第２図は本発明の実施例を説明するブロツク図、
第３図はマルチポートにおけるメモリアクセス状
況を説明する図、第４図は従来例を説明するブロ
ツク図、第５図はマルチポートによりアクセスす
るメモリアクセスシステム概要を説明する図、を
それぞれ示す。 図において、１はリードモジユール、１（０）
〜１(n)はアクセスモジユール、２はライトモジユ
ール、３はリードポート、３（０）〜３(m)，４
（０）〜４(m)はアクセスポート、３ａはAP.R、
４ａはAP.W、４はライトポート、５は比較回
路、６はBM、７はTM、８はARB、４１は比較
部、４２は大小比較部をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 共通バス（１）を介して接続されており、且
つメモリ６をアクセスすることが出来る少なくと
も３つ以上のアクセスモジユール１（０）〜１(n)
と、 前記メモリ６をアクセスするための少なくとも
３つ以上のポート４（０）〜４(n)を有し、前記ア
クセスモジユール１（０）〜１(N)がタイムシエア
にそれぞれ任意の１つの当該ポート４（０）〜４
(m)を介して前記メモリ６へのアクセスが出来、且
つ前記アクセスモジユール１（０）〜１(n)の内、
任意の２つの該アクセスモジユール１（０）〜１
(n)が、一方（ライトモジユール）は１つのポート
（ライトポート）を介して前記メモリ６へのデー
タ書込み処理を行い、他方（リードモジユール）
は他の１つのポート（リードポート）を介して前
記メモリ６に書込まれたデータの読取り処理を行
うことが出来るシエア可能なメモリアクセスシス
テムにおいて、 各ポート４（０）〜４(m)内に当該アクセスモジ
ユール１（０）〜１(n)によりセツトされる識別子
ID番号を保持するIDレジスタと、 該メモリ６をアクセスするためのアドレスポイ
ンタを保持し、 該リードポートにおける前記IDレジスタは、
該ライトモジユールが該ライトポートにある前記
IDレジスタにセツトした値と等価値が該リード
モジユールによりセツトされるセツト手段を有
し、 更に、該リードポートは自リードポート以外の
ポートが該メモリアクセスのタイミングを得た時
点で自リードポート以外の当該ポートの該IDレ
ジスタをモニタし、自ポート内IDレジスタの内
容と一致していた場合に、自リードポート以外の
当該ポートの前記アドレスポインタを自リードポ
ート内にラツチ更新するラツチ手段と、 前記ラツチ手段にラツチされた該アドレスポイ
ンタ自リードポート内の当該アドレスポインタと
大小比較を行い、自リードポート内の当該アドレ
スポインタの方が常に小となつていなければなら
ないことをチエツクするチエツク手段とを具備
し、 前記チエツク手段にて該メモリ６に対する該リ
ードモジユールの読取り動作のバツフアオーバラ
ンをチエツクすることを特徴とするバツフアオー
バラン検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18576686A JPS6341968A (ja) | 1986-08-07 | 1986-08-07 | バツフアオ−バラン検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18576686A JPS6341968A (ja) | 1986-08-07 | 1986-08-07 | バツフアオ−バラン検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6341968A JPS6341968A (ja) | 1988-02-23 |
| JPH058462B2 true JPH058462B2 (ja) | 1993-02-02 |
Family
ID=16176503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18576686A Granted JPS6341968A (ja) | 1986-08-07 | 1986-08-07 | バツフアオ−バラン検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341968A (ja) |
-
1986
- 1986-08-07 JP JP18576686A patent/JPS6341968A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341968A (ja) | 1988-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |