JPH0587578U - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
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- JPH0587578U JPH0587578U JP2669792U JP2669792U JPH0587578U JP H0587578 U JPH0587578 U JP H0587578U JP 2669792 U JP2669792 U JP 2669792U JP 2669792 U JP2669792 U JP 2669792U JP H0587578 U JPH0587578 U JP H0587578U
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Abstract
(57)【要約】
【目的】 多値出力のデバイスを高精度に、且つ、高速
に検査することができる。 【構成】 被検査対象物が試験パターンに基づいて出力
する応答信号をデジタルデータに変換するアナログデジ
タル変換器と、アナログデジタル変換器がデジタル変換
する応答信号の期待値データが記憶されている期待値メ
モリと、期待値メモリの期待値データとアナログデジタ
ル変換器のデジタルデータとを比較するデジタルコンパ
レータと、デジタルコンパレータの比較結果がフェイル
の場合に出力されるフェイルフラッグを検知し、前記被
検査対象物の不良を判定するフェイルフラッグ判定回路
とを設け、良否判断をリアルタイムに行う。
に検査することができる。 【構成】 被検査対象物が試験パターンに基づいて出力
する応答信号をデジタルデータに変換するアナログデジ
タル変換器と、アナログデジタル変換器がデジタル変換
する応答信号の期待値データが記憶されている期待値メ
モリと、期待値メモリの期待値データとアナログデジタ
ル変換器のデジタルデータとを比較するデジタルコンパ
レータと、デジタルコンパレータの比較結果がフェイル
の場合に出力されるフェイルフラッグを検知し、前記被
検査対象物の不良を判定するフェイルフラッグ判定回路
とを設け、良否判断をリアルタイムに行う。
Description
【０００１】
本考案は、液晶表示（以下、ＬＣＤという）等の駆動に用いられる多値出力の デバイスを高精度に、且つ、高速に検査することができるＬＳＩテスタに関する 。
【０００２】
ＬＣＤの駆動には、多出力の電圧が出力できるデバイス（以下、被測定対象物 、ＤＵＴという）が必要となる。図３は、１／５バイアス、１／６デューティ駆 動の場合にコモンに出力する出力波形の例を示した波形図である。 このようなＤＵＴを測定する場合、従来のＬＳＩテスタは、予めコンパレータ に期待値レベルを設定しておき、この期待値レベルに従ってＤＵＴが出力する出 力レベルを判定するか、ＤＵＴが出力する出力レベルを一旦、デジタル変換し、 そのデータをメモリに記憶した後に判定するか、何れかの方法が取られていた。
【０００３】
このような従来のＬＳＩテスタは、次に示すような欠点を有していた。 (1)予めコンパレータに期待値レベルを設定しておく方法においては、設定でき る期待値レベルの数に制限がある。 (2)ＤＵＴの出力レベルをデジタル変換し、そのデジタルデータをメモリに記憶 する方法においては、全てのデジタルデータをメモリに記憶した後、良否判定を 行うため、リアルタイムな判定ができない。
【０００４】 本考案は、このような点に鑑みてなされたもので、ＤＵＴの応答信号を、一旦 アナログデジタル変換器（以下、ＡＤ変換器と省略する）でデジタル変換し、そ のデジタルデータに基づいて直接ＤＵＴの良否判定をするようにしたもので、全 レートにわたり、リアルタイムにＤＵＴの良否を判断することができるＬＳＩテ スタを提供することを目的としている。
【０００５】
このような目的を達成するために、本考案は、 被検査対象物が試験パターンに基づいて出力する応答信号をデジタルデータに 変換するアナログデジタル変換器と、 このアナログデジタル変換器がデジタル変換する応答信号の期待値データが記 憶されている期待値メモリと、 この期待値メモリの期待値データと前記アナログデジタル変換器のデジタルデ ータとを比較するデジタルコンパレータと、 このデジタルコンパレータの比較結果がフェイルの場合に出力されるフェイル フラッグを検知し、前記被検査対象物の不良を判定するフェイルフラッグ判定回 路と、 を設け、前記デジタルコンパレータの出力するフェイルフラッグに基づき、前 記被検査対象物の良否判断をリアルタイムに行うことを特徴としている。
【０００６】
本考案の各構成要素は、次に示すような作用をする。 ＡＤ変換器は、ＤＵＴの出力する応答信号をデジタル変換し、そのデジタルデ ータをデジタルコンパレータに出力する。 期待値メモリは、パターンアドレスジェネレータの指定するアドレスに基づい て期待値データをデジタルコンパレータに出力する。 デジタルコンパレータは、ＡＤ変換器から入力したデジタルデータと期待値メ モリから入力した期待値データとを比較し、その比較結果をフェイルメモリとフ ェイルフラッグ判定回路に出力する。
【０００７】
以下、図面を用いて本考案の一実施例を詳細に説明する。図１は、本考案のＬ ＳＩテスタの一実施例を示す構成ブロック図である。図中、１はＤＵＴ、２はア ンプ、３はシグナルコンデイショナで、アンプ２を介してＤＵＴ１から入力した 応答信号をＡＤ変換器４の信号レベルに変換し、ＡＤ変換器４に出力する。
【０００８】 ＡＤ変換器４は、シグナルコンデイショナ３から入力した応答信号をデジタル 変換し、そのデジタルデータをデジタルウインドコンパレータ５に出力する。 ６は期待値メモリで、パターンアドレスジェネレータ７の指定するアドレスに 基づいて、上限の範囲を決めるハイレベル期待値データと下限の範囲を決めるロ ーレベル期待値データをデジタルウインドコンパレータ５に出力する。
【０００９】 デジタルウインドコンパレータ５は、期待値メモリ６から入力した期待値デー タと、ＡＤ変換器４から入力したデジタルデータを比較し、その結果をフェイル メモリ８に出力する。 フェイルメモリ８は、パターンアドレスジェネレータ７によって指定されたア ドレスにデジタルウインドコンパレータ５の出力したフェイルデータが書き込ま れる。
【００１０】 ９はフェイルフラッグ判定回路で、デジタルウインドコンパレータ５での比較 結果がフェイルの場合に、デジタルウインドコンパレータ５が出力するフェイル フラッグ信号を検知し、リアルタイムにＤＵＴの不良を判断する。 フェイルメモリ８に記憶されたデータは、後に、ＣＰＵによって一括して読み 出されて、主に、デバッグのために利用され、フェイルフラッグ判定回路９に検 出されるフェイルフラッグ信号は、リアルタイムにＤＵＴ１のフェイル発生の判 断に利用される。
【００１１】 １０は装置の動作基準となるタイミングクロックを出力するタイミングジェネ レータで、パターンアドレスジェネレータ７にレートクロックを出力すると共に 、ＡＤ変換器４にストローブクロックを出力する。 パターンアドレスジェネレータ７は、タイミングジェネレータ１０から入力し たレートクロックに基づき期待値メモリ６、フェイルメモリ８及びパターンメモ リ（図省略）にアドレスを指定する。 一方、ＡＤ変換器４は、ストローブクロックに基づき、シグナルコンデイショ ナ３から入力した応答信号をデジタルデータに変換し、デジタルウインドコンパ レータ５に出力する。 尚、パターンメモリは、ＤＵＴに与える検査パターンが記憶されている。
【００１２】 図２は、本考案のＬＳＩテスタの動作を説明する動作説明図で、（Ａ）はＤＵ Ｔの出力する応答信号、（Ｂ）はＡＤ変換器からデジタルウインドコンパレータ に出力されるデジタルデータ、（Ｃ）は期待値メモリからデジタルウインドコン パレータに出力される期待値データ、（Ｄ）はデジタルウインドコンパレータの 出力するフェイルデータである。
【００１３】 ＡＤ変換器４は、タイミングジェネレータ１０のストローブクロックによって ＤＵＴ１の応答信号をデジタル変換し、変換したデジタルデータをデジタルウイ ンドコンパレータ５に出力する。 この時、既に、デジタルウインドコンパレータ５には、期待値メモリからパタ ーンアドレスジェネレータ７の指定でハイレベルと、ローレベルの期待値データ が入力されている。
【００１４】 デジタルウインドコンパレータ５は、ＡＤ変換器４から入力したデジタルデー タと期待値メモリ６から入力した期待値データとを比較し、その比較結果をフェ イルメモリ８とフェイルフラッグ判定回路９に出力する。 ＡＤ変換器４が順に出力する“００”、“０４”、“０８”のデータは、期待 値メモリの出力する期待値データの規格値内にあるため、フェイルデータはパス のデータとして出力される。
【００１５】 しかし、続いて、ＡＤ変換器４から出力される“０８”のデータは、期待値デ ータの規格値“０Ｄ”、“０Ｂ”から外れているため、デジタルウインドコンパ レータ５はフェイルのデータを出力すると共に、フェイルフラッグ信号を出力す る。 フェイルフラッグ判定回路９は、デジタルウインドコンパレータ５の出力した フェイルフラッグ信号を検知し、ＤＵＴ１にフェイルの発生を判断する。
【００１６】
以上、詳細に説明したように本考案のＬＳＩテスタは、ＤＵＴの応答信号を一 旦、ＡＤ変換器でデジタル変換し、そのデータをリアルタイムにデジタルコンパ レータで期待値データと比較するようにしたもので、多値出力のデバイスを高精 度に、且つ、高速に検査することができる。
【図１】本考案のＬＳＩテスタの一実施例を示した構成
ブロック図である。
ブロック図である。
【図２】本考案のＬＳＩテスタの動作を説明する動作説
明図である。
明図である。
【図３】ＬＣＤの駆動用デバイスの出力する出力波形を
示した波形図である。
示した波形図である。
４ ＡＤ変換器 ５ デジタルウインドコンパレータ ６ 期待値メモリ ９ フェイルフラッグ判定回路
Claims (1)
- 【請求項１】 被検査対象物が試験パターンに基づいて
出力する応答信号をデジタルデータに変換するアナログ
デジタル変換器と、 このアナログデジタル変換器がデジタル変換する応答信
号の期待値データが記憶されている期待値メモリと、 この期待値メモリの期待値データと前記アナログデジタ
ル変換器のデジタルデータとを比較するデジタルコンパ
レータと、 このデジタルコンパレータの比較結果がフェイルの場合
に出力されるフェイルフラッグを検知し、前記被検査対
象物の不良を判定するフェイルフラッグ判定回路と、 を設け、前記デジタルコンパレータの出力するフェイル
フラッグに基づき、前記被検査対象物の良否判断をリア
ルタイムに行うことを特徴としたＬＳＩテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2669792U JP2601849Y2 (ja) | 1992-04-23 | 1992-04-23 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2669792U JP2601849Y2 (ja) | 1992-04-23 | 1992-04-23 | Ｌｓｉテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0587578U true JPH0587578U (ja) | 1993-11-26 |
| JP2601849Y2 JP2601849Y2 (ja) | 1999-12-06 |
Family
ID=12200585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2669792U Expired - Lifetime JP2601849Y2 (ja) | 1992-04-23 | 1992-04-23 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601849Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255961A (ja) * | 2006-03-22 | 2007-10-04 | Yokogawa Electric Corp | Ｉｃテスタ |
-
1992
- 1992-04-23 JP JP2669792U patent/JP2601849Y2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255961A (ja) * | 2006-03-22 | 2007-10-04 | Yokogawa Electric Corp | Ｉｃテスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601849Y2 (ja) | 1999-12-06 |
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Legal Events
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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