JPH05884B2 - - Google Patents
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- Publication number
- JPH05884B2 JPH05884B2 JP58134200A JP13420083A JPH05884B2 JP H05884 B2 JPH05884 B2 JP H05884B2 JP 58134200 A JP58134200 A JP 58134200A JP 13420083 A JP13420083 A JP 13420083A JP H05884 B2 JPH05884 B2 JP H05884B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- mos transistor
- terminal
- transistor
- cmos
- Prior art date
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、本来のCMOSオペアンプの機能を
失うことなく、大電流ドライブすることを可能と
したオペアンプ用ブースター回路に関するもので
ある。
失うことなく、大電流ドライブすることを可能と
したオペアンプ用ブースター回路に関するもので
ある。
従来のCMOSオペアンプは、ドライブ電流を
大きくするとゲインがおち、従来のCMOSオペ
アンプの機能を保つことができなかつた。
大きくするとゲインがおち、従来のCMOSオペ
アンプの機能を保つことができなかつた。
従来例として第１図にCMOSオペアンプ回路
を示す。このオペアンプの出力は、Pchトランジ
スタ１０とNchトランジスタ１３で構成された型
式となつているため、この出力段でのトランジス
タが飽和領域で動作することができなくなり、非
飽和領域で動作する。
を示す。このオペアンプの出力は、Pchトランジ
スタ１０とNchトランジスタ１３で構成された型
式となつているため、この出力段でのトランジス
タが飽和領域で動作することができなくなり、非
飽和領域で動作する。
従つて、この出力段でのゲインが減少し、オペ
アンプ全体のゲインはPchトランジスタ４，５、
及びNchトランジスタ６，７，８で構成された差
動段のゲインが主となる。このため入力に十分安
定な電圧レベルを与えたとしても、オペアンプ自
体のゲインが減少し、入力電圧レベルに対し、出
力電圧レベルの誤差が大きくなる。このように従
来のオペアンプ単体では、出力段を相補型にした
ため、ドライブ電流が大きくなると、ゲインが減
少し好ましくない。
アンプ全体のゲインはPchトランジスタ４，５、
及びNchトランジスタ６，７，８で構成された差
動段のゲインが主となる。このため入力に十分安
定な電圧レベルを与えたとしても、オペアンプ自
体のゲインが減少し、入力電圧レベルに対し、出
力電圧レベルの誤差が大きくなる。このように従
来のオペアンプ単体では、出力段を相補型にした
ため、ドライブ電流が大きくなると、ゲインが減
少し好ましくない。
本発明は、かかるCMOSオペアンプの欠点を
補うブースター回路に関するものである。
補うブースター回路に関するものである。
本発明の目的は、出力が高精度電圧レベルを保
ちながら、大電流ドライブを可能とすることであ
り、更にダイナミツクレンジを損わないことであ
る。
ちながら、大電流ドライブを可能とすることであ
り、更にダイナミツクレンジを損わないことであ
る。
本発明はCMOSオペアンプの出力をMOSトラ
ンジスタのゲートに接続し、負荷をゲート容量の
みとすることにより十分なCMOSオペアンプの
ゲインを低下させることなく、大電流ドライブを
可能とするものである。
ンジスタのゲートに接続し、負荷をゲート容量の
みとすることにより十分なCMOSオペアンプの
ゲインを低下させることなく、大電流ドライブを
可能とするものである。
第２図に本発明の一実施例を示す。
本発明CMOSオペアンプ用ブースター回路は、
Pchトランジスタ２６あるいは、Nchトランジス
タ２１の片チヤンネルトランジスタを動作させ、
ドライブ能力を上げるために抵抗２４と２２を使
用している。この抵抗は、MOSトランジスタを
正常動作させる目的と電流制限、及びバツフア構
成として使用する場合に全体を安定動作させる目
的に使用している。
Pchトランジスタ２６あるいは、Nchトランジス
タ２１の片チヤンネルトランジスタを動作させ、
ドライブ能力を上げるために抵抗２４と２２を使
用している。この抵抗は、MOSトランジスタを
正常動作させる目的と電流制限、及びバツフア構
成として使用する場合に全体を安定動作させる目
的に使用している。
更に、MOSトランジスタ１つと抵抗１本のみ
の場合には、オペアンプのダイナミツクレンジを
せばめてしまうため、本発明ではNchトランジス
タ２７とPchトランジスタ２０を用いて、それぞ
れPchトランジスタ２６と抵抗２４を用いた電流
ドライブ回路とNchトランジスタ２１と抵抗２２
を用いた電流ドランブ回路のうちのどちらか一方
のみを、オペアンプの出力レベルをインバータ１
９により検出してONさせている。こうすること
によつて、オペアンプのダイナミツクレンジを損
なうことなく、大電流ドライブを可能としてい
る。さらに、通常のインバータ構成をとれば、入
力信号の反転する瞬間にPchNchのトランジスタ
が同時に導通し、電源間にシヨート電流が流れノ
イズの原因となるが、Pchトランジスタ２０と、
Nchトランジスタ２７を、入力信号をインバータ
１９により遅延させた信号により制御するため
に、入力信号の遷移時にNchトランジスタ２１と
Pchトランジスタ２６が同時に導通したとして
も、シヨート電流は流れることができない。従つ
て低消費電流であり、シヨート電流によるノイズ
も発生しない。
の場合には、オペアンプのダイナミツクレンジを
せばめてしまうため、本発明ではNchトランジス
タ２７とPchトランジスタ２０を用いて、それぞ
れPchトランジスタ２６と抵抗２４を用いた電流
ドライブ回路とNchトランジスタ２１と抵抗２２
を用いた電流ドランブ回路のうちのどちらか一方
のみを、オペアンプの出力レベルをインバータ１
９により検出してONさせている。こうすること
によつて、オペアンプのダイナミツクレンジを損
なうことなく、大電流ドライブを可能としてい
る。さらに、通常のインバータ構成をとれば、入
力信号の反転する瞬間にPchNchのトランジスタ
が同時に導通し、電源間にシヨート電流が流れノ
イズの原因となるが、Pchトランジスタ２０と、
Nchトランジスタ２７を、入力信号をインバータ
１９により遅延させた信号により制御するため
に、入力信号の遷移時にNchトランジスタ２１と
Pchトランジスタ２６が同時に導通したとして
も、シヨート電流は流れることができない。従つ
て低消費電流であり、シヨート電流によるノイズ
も発生しない。
また本回路に用いた抵抗２４と２２は高精度で
ある必要がないためCMOSプロセスで同一集積
回路化を可能である。
ある必要がないためCMOSプロセスで同一集積
回路化を可能である。
本発明の実施例では、スイツチ２０，２７によ
り電流ドライブ回路の一方を制御しているが、同
様な効果はMOSトランジスタ２１，２６のゲー
トを制御する方式でも考えられる。
り電流ドライブ回路の一方を制御しているが、同
様な効果はMOSトランジスタ２１，２６のゲー
トを制御する方式でも考えられる。
次に実際にこのような回路を構成したとき、ど
のような効果があるかを箇条書きにして以下に示
す。
のような効果があるかを箇条書きにして以下に示
す。
１ 定電圧源として高精度の電圧レベルを維持し
ながら、大電流を流すことができる。
ながら、大電流を流すことができる。
２ 集積回路化することが容易であり、従来のよ
うに、回路中で大電流を流す必要があり、更に
高精度を有するOPAMPを使用したい場合、外
部にバイポーラオペアンプを使用したり、ある
いは、内部にCMOSオペアンプを使用しても、
外部にブースターとしてバイポーラトランジス
タを使用する必要があつたが、この回路を用い
ることによつて外付部品及び消費電流の削減が
できる。
うに、回路中で大電流を流す必要があり、更に
高精度を有するOPAMPを使用したい場合、外
部にバイポーラオペアンプを使用したり、ある
いは、内部にCMOSオペアンプを使用しても、
外部にブースターとしてバイポーラトランジス
タを使用する必要があつたが、この回路を用い
ることによつて外付部品及び消費電流の削減が
できる。
３ OPAMPとしては、通常のCMOSオペアンプ
としての機能を失うことなく、大電流ドライブ
を可能としている。
としての機能を失うことなく、大電流ドライブ
を可能としている。
４ 本発明のブースター回路は、ゲインが小さ
く、折点周波数もCMOSオペアンプの折点周
波数と比べて、非常に高い周波数のところにあ
るため、バツフア構成をしても、前段の
CMOSオペアンプに単体で発振しない程度の
位相余裕があれば発振することはない。
く、折点周波数もCMOSオペアンプの折点周
波数と比べて、非常に高い周波数のところにあ
るため、バツフア構成をしても、前段の
CMOSオペアンプに単体で発振しない程度の
位相余裕があれば発振することはない。
５ ブースター回路のダイナミツクレンジが非常
に広いため、CMOSオペアンプのレンジをせ
ばめることなく、様々な入力電圧レベルが任意
に選択できる。
に広いため、CMOSオペアンプのレンジをせ
ばめることなく、様々な入力電圧レベルが任意
に選択できる。
以上述べたように本発明によれば、電源間にト
ランジスタによる導電経路が存在しないため、入
力信号の遷移時にシヨート電流が発生せず、シヨ
ート電流によるノイズの発生を防止できるという
効果を有する。
ランジスタによる導電経路が存在しないため、入
力信号の遷移時にシヨート電流が発生せず、シヨ
ート電流によるノイズの発生を防止できるという
効果を有する。
第１図はCMOSオペアンプの従来例である。
第２図は本発明の実施例である。第１図におい
て、 １……オペアンプマイナス入力端子、２……オ
ペアンププラス入力端子、３……オペアンプゲー
ト駆動用端子、４，５，１０……Pchトランジス
タ、６，７，８，１３……Nchトランジスタ、９
……電源VDD、１１……位相補償用コンデンサ、
１２……オペアンプ出力端子、１４……電源VSS、 第２図において、１５……オペアンプマイナス
入力端子、１６……オペアンププラス入力端子、
１７……CMOSオペアンプ、１８……オペアン
プ出力端子、１９……インバータ、２０，２６…
…Pchトランジスタ、２１，２７……Nchトラン
ジスタ、２２，２４……抵抗、２３……電源
VDD、２５……本発明ブースター回路出力端子、
２８……電源VSS。
第２図は本発明の実施例である。第１図におい
て、 １……オペアンプマイナス入力端子、２……オ
ペアンププラス入力端子、３……オペアンプゲー
ト駆動用端子、４，５，１０……Pchトランジス
タ、６，７，８，１３……Nchトランジスタ、９
……電源VDD、１１……位相補償用コンデンサ、
１２……オペアンプ出力端子、１４……電源VSS、 第２図において、１５……オペアンプマイナス
入力端子、１６……オペアンププラス入力端子、
１７……CMOSオペアンプ、１８……オペアン
プ出力端子、１９……インバータ、２０，２６…
…Pchトランジスタ、２１，２７……Nchトラン
ジスタ、２２，２４……抵抗、２３……電源
VDD、２５……本発明ブースター回路出力端子、
２８……電源VSS。
Claims (1)
- 【特許請求の範囲】 １ 第１の電源と出力端子である第１の端子間に
接続された第１の抵抗と、前記第１の端子と第１
の電源間に列接続された第１のMOSトランジス
タと、前記第１の端子と第２の電源間に接続され
た第２のMOSトランジスタと、前記第１の端子
と前記第２の電源間に接続された第２の抵抗とを
有し、前記第１及び第２のMOSトランジスタの
ゲート電極に入力信号が与えられるブースター回
路において、 前記第１の端子と前記第１の電源間に前記第１
のMOSトランジスタと直列に接続された第３の
MOSトランジスタと、前記第１の端子と前記第
２の電源間に前記第２のMOSトランジスタと直
列に接続された第４のMOSトランジスタと、前
記入力信号を遅延させ前記第３及び第４のMOS
トランジスタのゲート電極に印加する遅延回路と
を有することを特徴とするブースター回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134200A JPS6027211A (ja) | 1983-07-22 | 1983-07-22 | ブースター回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134200A JPS6027211A (ja) | 1983-07-22 | 1983-07-22 | ブースター回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027211A JPS6027211A (ja) | 1985-02-12 |
| JPH05884B2 true JPH05884B2 (ja) | 1993-01-07 |
Family
ID=15122765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134200A Granted JPS6027211A (ja) | 1983-07-22 | 1983-07-22 | ブースター回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027211A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162539A (en) * | 1980-05-19 | 1981-12-14 | Nec Corp | Signal-line driving circuit |
-
1983
- 1983-07-22 JP JP58134200A patent/JPS6027211A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6027211A (ja) | 1985-02-12 |
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