JPS6027211A - ブースター回路 - Google Patents
ブースター回路Info
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- JPS6027211A JPS6027211A JP58134200A JP13420083A JPS6027211A JP S6027211 A JPS6027211 A JP S6027211A JP 58134200 A JP58134200 A JP 58134200A JP 13420083 A JP13420083 A JP 13420083A JP S6027211 A JPS6027211 A JP S6027211A
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- JP
- Japan
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- operational amplifier
- transistor
- circuit
- resistor
- booster circuit
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Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、本来のＣＭＯＳオペアンプの機能を失うこと
なく、大電流ドライブすることを可能としたオペアンプ
用ブースター回路に関するものである。
なく、大電流ドライブすることを可能としたオペアンプ
用ブースター回路に関するものである。
従来の（３ＭＯＳオペアンプは、ドライブ電流を大きく
するとゲインがおち、従来のＣＭＯＳオペアンプの機能
を保つことができなかった。
するとゲインがおち、従来のＣＭＯＳオペアンプの機能
を保つことができなかった。
従来例として第一図にＣＭＯＳオペアンプ回路を示す。
このオペアンプの出力は、Ｐｃｈトランジスタ（１０）
とＮｃｈ）ランジスタ（１３）で構成された型式となっ
ているため、この出力段でのトランジスタが飽和領域で
動作することができなくなり、非飽和領域で動作する。
とＮｃｈ）ランジスタ（１３）で構成された型式となっ
ているため、この出力段でのトランジスタが飽和領域で
動作することができなくなり、非飽和領域で動作する。
従って、この出力段でのゲインが減少し、オペアンプ自
体のゲインはＰｃｈ）ランジスタ４，５゜及びＮｃｈ）
ランジスタロ、７．８で構成された差動段のゲインが主
となる。このため入力に十分安定な電圧レベルを与えた
としても、オペアンプ自体のゲインが減少し、入力電圧
レベルに対し、出力電圧レベルの誤差が大きくなる。こ
のように従来のオペアンプ単体では、出力段を相補型に
したため、ドライブ電流が大きくなると、ゲインが減少
し好ましくない。
体のゲインはＰｃｈ）ランジスタ４，５゜及びＮｃｈ）
ランジスタロ、７．８で構成された差動段のゲインが主
となる。このため入力に十分安定な電圧レベルを与えた
としても、オペアンプ自体のゲインが減少し、入力電圧
レベルに対し、出力電圧レベルの誤差が大きくなる。こ
のように従来のオペアンプ単体では、出力段を相補型に
したため、ドライブ電流が大きくなると、ゲインが減少
し好ましくない。
本発明は、かかるＣＭＯＳオペアンプの欠点を補うブー
スター回路に関するものである。
スター回路に関するものである。
本発明の目的は、出力が高精度電圧レベルを保ちながら
、大電流ドライブを可能とすることであり、更にダイナ
ミックレンジを損わないことである。
、大電流ドライブを可能とすることであり、更にダイナ
ミックレンジを損わないことである。
本発明はＣＭＯＳオペアンプの出力をＭＯＳ）ランジス
タのゲートに接続し、負荷をゲート容量のみとすること
により十分なＣＭＯＳオペアンプのゲインを低下させる
ことなく、大電流ドライブを可ｔｊｌとするものである
。
タのゲートに接続し、負荷をゲート容量のみとすること
により十分なＣＭＯＳオペアンプのゲインを低下させる
ことなく、大電流ドライブを可ｔｊｌとするものである
。
第２図に本発明の一実施例を示す。
不Ｊａ明ＯＭ ＯＳオペアンプ用ブースター回路は、Ｐ
Ｃｈトランジスタ（２６）あるいは、Ｎｃｈトランジス
タ（２１）の片チヤンネルトランジスタを動作させ、ド
ライブ能力を上げるために抵抗（２４）と（２２）を使
用している。この抵抗は、ＭＯＳトシンジスタを正常動
作させる目的と電流制限、及びバッファ構成として使用
する場合に全体を安定動作させる目的に使用している。
Ｃｈトランジスタ（２６）あるいは、Ｎｃｈトランジス
タ（２１）の片チヤンネルトランジスタを動作させ、ド
ライブ能力を上げるために抵抗（２４）と（２２）を使
用している。この抵抗は、ＭＯＳトシンジスタを正常動
作させる目的と電流制限、及びバッファ構成として使用
する場合に全体を安定動作させる目的に使用している。
更に、ＭＯＳトランジスタ１つと抵抗１本のみの場合に
は、オペアンプのダイナミックレンジをせばめてしまう
ため、本発明ではＭＯＳアナログスイッチ（２７）と（
２０）を用し）で、それぞれＰｃｈ）ランジスタ（２６
）と抵抗（２４）を用いた電流ドライブ回路とＮｃｈ）
ランジスタ（２１）と抵抗（２２）を用いた電流ドライ
ブ回路のうちのどちらか一方のみを、オペアンプの出力
レベルをインバータ１９により検出してＯＮさせている
。こうすることによって、オペアンプのダイナミックレ
ンジを損なうことなく、大電流ドライブを可能としてい
る。
は、オペアンプのダイナミックレンジをせばめてしまう
ため、本発明ではＭＯＳアナログスイッチ（２７）と（
２０）を用し）で、それぞれＰｃｈ）ランジスタ（２６
）と抵抗（２４）を用いた電流ドライブ回路とＮｃｈ）
ランジスタ（２１）と抵抗（２２）を用いた電流ドライ
ブ回路のうちのどちらか一方のみを、オペアンプの出力
レベルをインバータ１９により検出してＯＮさせている
。こうすることによって、オペアンプのダイナミックレ
ンジを損なうことなく、大電流ドライブを可能としてい
る。
また本回路に用いた抵抗（２４）と（２２）は高精度で
ある必要がないため０Ｍ０Ｓプロセスで同一集積回路化
を可能である。
ある必要がないため０Ｍ０Ｓプロセスで同一集積回路化
を可能である。
本発明の実施例では、スイッチ２０．２７により電流ド
ライブ回路の一方を制御しているが、同様な効果はＭＯ
Ｓ）ランジスタ２１，２６のゲートを制御する方式でも
考えられる。
ライブ回路の一方を制御しているが、同様な効果はＭＯ
Ｓ）ランジスタ２１，２６のゲートを制御する方式でも
考えられる。
次に実際にこのような回路を構成したとき、どのような
効果があるかを箇条書きにして以下に示す。
効果があるかを箇条書きにして以下に示す。
１、 定電圧源として高精度の電圧レベルを維持しなが
ら、大電流を流すことができる。
ら、大電流を流すことができる。
２、 集積回路化することが容易であり、従来のように
、回路中で大電流を流す必要があり、更に高精度を有す
るＯ ＰＡＭＰを使用したい場合、外部にバイポーラオ
ペアンプを使用したり、あるいは、内部にＯＭ ＯＳオ
ペアンプを使用しても、外部にブースターとしてバイポ
ーラトランジスタを使用する必要があったが、この回路
を用いることによって外付部品及び消費電流の削減がで
きる。
、回路中で大電流を流す必要があり、更に高精度を有す
るＯ ＰＡＭＰを使用したい場合、外部にバイポーラオ
ペアンプを使用したり、あるいは、内部にＯＭ ＯＳオ
ペアンプを使用しても、外部にブースターとしてバイポ
ーラトランジスタを使用する必要があったが、この回路
を用いることによって外付部品及び消費電流の削減がで
きる。
３、ＯＰＡＭＰとしては、通常のＣＭＯＳオペアンプと
しての機能を失うことなく、大電流ドライブを可能とし
ている。
しての機能を失うことなく、大電流ドライブを可能とし
ている。
４、 本発明のブースター回路は、ゲインが小さく、折
点周波数もＣＭＯＳオペアンプの折点周波数と比べて、
非常に高い周波数のと°ころにあるため、バッファ構成
をしても、前段の０Ｍ０Ｓオペアンプに単体で発振しな
い程度の位桁余裕があれば発振することはない。
点周波数もＣＭＯＳオペアンプの折点周波数と比べて、
非常に高い周波数のと°ころにあるため、バッファ構成
をしても、前段の０Ｍ０Ｓオペアンプに単体で発振しな
い程度の位桁余裕があれば発振することはない。
５・ ブースター回路のダイナミックレンジが非常に広
いため、ＣＭＯＳオペアンプのレンジをせばめることな
く、様々な久方電圧レベルが任意に選択できる。
いため、ＣＭＯＳオペアンプのレンジをせばめることな
く、様々な久方電圧レベルが任意に選択できる。
以上のように、多くのメリットがあり、今までＣＭ Ｏ
Ｓオペアンプのドライブ能力がなく集積化できなかった
回路が集積化可能となる。
Ｓオペアンプのドライブ能力がなく集積化できなかった
回路が集積化可能となる。
特に高精度の電圧レベルを必要とし、かつ負荷が大きい
用途には最適な回路となっている。
用途には最適な回路となっている。
例えば定電流源回路、あるいは、Ω−Ｄｃ■変換回路変
換回路−インピーダンス変換回路である
換回路−インピーダンス変換回路である
’４−ＣＩハＣＭ ＯＳオペアンプの従来例である。
第二図は本発明の実施例である。
第一図において、
１・・・・・・・・・オペアンプマイナス入力端子２・
・・・・・・・・オペアンププラス入力端子３・・・・
・・・・・オペアンプゲート駆動用端子４．５．ｉｎ・
・・・・・Ｐｃｈ）ランジスタロ 、 ７ 、８ 、１
５−＝Ｎｃｈ）ランジスタ９・・・・・・・・・電源Ｖ
Ｄ １）１１・・・・・・位相補償用コンデンサ１２
・・・・・・オペアンプ出力端子 １４・・・・・・電源ＶＳＳ 第二図において。 １５・・・・・・オペアンプマイナス入力端子１６・・
・・・・オペアンププラス入力端子１７・・・・・・Ｃ
ＭＯＳオペアンプ １８・・・・・・オペアンプ出力端子 １９・・・・・・インノく一タ ２０．２６・・・・・・Ｂａｈ）ラン９２り２１．２７
・・・・・・Ｎｃｈ）ランジスタ２２．２４・・・・・
・抵 抗 ２３……電源ＶＤＤ ２５・・・・・・本発明ブースター回路出力端子２８・
・・・・・電源ｖｓｓ 以 上
・・・・・・・・オペアンププラス入力端子３・・・・
・・・・・オペアンプゲート駆動用端子４．５．ｉｎ・
・・・・・Ｐｃｈ）ランジスタロ 、 ７ 、８ 、１
５−＝Ｎｃｈ）ランジスタ９・・・・・・・・・電源Ｖ
Ｄ １）１１・・・・・・位相補償用コンデンサ１２
・・・・・・オペアンプ出力端子 １４・・・・・・電源ＶＳＳ 第二図において。 １５・・・・・・オペアンプマイナス入力端子１６・・
・・・・オペアンププラス入力端子１７・・・・・・Ｃ
ＭＯＳオペアンプ １８・・・・・・オペアンプ出力端子 １９・・・・・・インノく一タ ２０．２６・・・・・・Ｂａｈ）ラン９２り２１．２７
・・・・・・Ｎｃｈ）ランジスタ２２．２４・・・・・
・抵 抗 ２３……電源ＶＤＤ ２５・・・・・・本発明ブースター回路出力端子２８・
・・・・・電源ｖｓｓ 以 上
Claims (1)
- 電源間に、ＰＣｈＭＯＳトランジスタと第１の抵抗を直
列に接続し、前記ＰｃｈＭＯ８）ランジスタのゲートを
入力とし、前記第１の抵抗の一端を出力をする第１の電
流ドライブ回路と、ＮｃｈＭ ＯＢ ）、ランジスタと
第２の抵抗を直列に接続し、前記ＮｃｈＭＯ８）ランジ
スタのゲートを入力とし、前記第２の抵抗の一端を出力
とする第２の電流ドライブ回路により並列構成され、入
力レベルに応じてどちらか一方の電流ドライブ回路を動
作させることを特徴とするＣＭＯＳオペアンプ用ブース
ター回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134200A JPS6027211A (ja) | 1983-07-22 | 1983-07-22 | ブースター回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134200A JPS6027211A (ja) | 1983-07-22 | 1983-07-22 | ブースター回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027211A true JPS6027211A (ja) | 1985-02-12 |
| JPH05884B2 JPH05884B2 (ja) | 1993-01-07 |
Family
ID=15122765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134200A Granted JPS6027211A (ja) | 1983-07-22 | 1983-07-22 | ブースター回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027211A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162539A (en) * | 1980-05-19 | 1981-12-14 | Nec Corp | Signal-line driving circuit |
-
1983
- 1983-07-22 JP JP58134200A patent/JPS6027211A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162539A (en) * | 1980-05-19 | 1981-12-14 | Nec Corp | Signal-line driving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05884B2 (ja) | 1993-01-07 |
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