JPH0588569B2 - - Google Patents
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- JPH0588569B2 JPH0588569B2 JP24632083A JP24632083A JPH0588569B2 JP H0588569 B2 JPH0588569 B2 JP H0588569B2 JP 24632083 A JP24632083 A JP 24632083A JP 24632083 A JP24632083 A JP 24632083A JP H0588569 B2 JPH0588569 B2 JP H0588569B2
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- JP
- Japan
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- section
- ring counter
- shift register
- flip
- flop
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- Expired - Lifetime
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000004606 Fillers/Extenders Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000005094 computer simulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体基板に作製する集積回路に
係り、特に２モジユラス分周器を構成するリング
カウンタ部とシフトレジスタ部の配置に関するも
のである。
係り、特に２モジユラス分周器を構成するリング
カウンタ部とシフトレジスタ部の配置に関するも
のである。
［発明の技術的背景とその問題］
第１図は、分周比を１／（2n・1m）と１／
（2n・2m＋ｋ）との間で切換えられるようにした
２モジユラス分周器の一般的な構成を示す。同じ
ように第２図には変形回路を示す。両図におい
て、a1，…，anはリングカウンタ部１を構成す
る遅延フリツプフロツプ、b1，…，bkはシフトレ
ジスタ部２を構成する遅延フリツプフロツプ、
c1，…，cnは拡張器部３を構成する１／２分周器
である。またMSは、１／2n・2mと、１／（2n・
2m＋ｋ）とを切換えるモードスイツチ端子、CL
はクロツク入力端子、Ｏ／Ｐは出力端子である。
（2n・2m＋ｋ）との間で切換えられるようにした
２モジユラス分周器の一般的な構成を示す。同じ
ように第２図には変形回路を示す。両図におい
て、a1，…，anはリングカウンタ部１を構成す
る遅延フリツプフロツプ、b1，…，bkはシフトレ
ジスタ部２を構成する遅延フリツプフロツプ、
c1，…，cnは拡張器部３を構成する１／２分周器
である。またMSは、１／2n・2mと、１／（2n・
2m＋ｋ）とを切換えるモードスイツチ端子、CL
はクロツク入力端子、Ｏ／Ｐは出力端子である。
リングカウンタ部１は、一般にジヨンソンリン
グカウンタあるいはツイストリングカウンタと呼
ばれているものである。また、拡張器部３は、一
般にリツプルカウンタと呼ばれているものであ
る。
グカウンタあるいはツイストリングカウンタと呼
ばれているものである。また、拡張器部３は、一
般にリツプルカウンタと呼ばれているものであ
る。
ここで、第１図に示される２モジユラス分周器
の動作を簡単に説明する。リングカウンタ部１
は、実際には2n進カウンタであるが、第１段の
フリツプフロツプａ１からＱの反転値を次段に供
給しているので、動作にいわゆる、ねじれが生じ
る。
の動作を簡単に説明する。リングカウンタ部１
は、実際には2n進カウンタであるが、第１段の
フリツプフロツプａ１からＱの反転値を次段に供
給しているので、動作にいわゆる、ねじれが生じ
る。
なお、一般的には、動作させるに先立つて、何
等かの方法でリングカウンタ部１を構成している
フリツプフロツプの全ての状態を、たとえば論理
値で“１”とするような初期化を行う必要があ
る。ただし、リングカウンタ部１を２段のフリツ
プフロツプで構成した場合には、どのような状態
から動作を開始させた場合でも、常にモジユロ４
で動作するので初期化をする必要はない。
等かの方法でリングカウンタ部１を構成している
フリツプフロツプの全ての状態を、たとえば論理
値で“１”とするような初期化を行う必要があ
る。ただし、リングカウンタ部１を２段のフリツ
プフロツプで構成した場合には、どのような状態
から動作を開始させた場合でも、常にモジユロ４
で動作するので初期化をする必要はない。
今、モードスイツチ端子MSが論理値で“０”
に保持されている場合を例にとると、この場合に
はANDゲートG12を介しての帰還がないので、リ
ングカウンタ部１内で発生したモジユロ2n（2nク
ロツク毎に同じ状態を繰り返すこと）のパターン
が、そのままシフトレジスタ部２に転送される。
シフトレジスタ部２は、上記パターンを単にｋク
ロツク分シフトさせる。この場合には前述の如く
帰還が全く行われない。このため、シフトレジス
タ部２は、分周比には何等関与しない。したがつ
て、リングカウンタ部１で１／2nに分周された
パターンは、１／２分周器をｍ段直列に接続して
なる拡張器部３に入力され、この拡張器部３から
（２・２・2m）のクロツク数で同じ状態を繰り返
す出力、つまり１／（２・ｎ・2m）の分周出力が
出力されることになる。
に保持されている場合を例にとると、この場合に
はANDゲートG12を介しての帰還がないので、リ
ングカウンタ部１内で発生したモジユロ2n（2nク
ロツク毎に同じ状態を繰り返すこと）のパターン
が、そのままシフトレジスタ部２に転送される。
シフトレジスタ部２は、上記パターンを単にｋク
ロツク分シフトさせる。この場合には前述の如く
帰還が全く行われない。このため、シフトレジス
タ部２は、分周比には何等関与しない。したがつ
て、リングカウンタ部１で１／2nに分周された
パターンは、１／２分周器をｍ段直列に接続して
なる拡張器部３に入力され、この拡張器部３から
（２・２・2m）のクロツク数で同じ状態を繰り返
す出力、つまり１／（２・ｎ・2m）の分周出力が
出力されることになる。
一方、モードスイツチ端子MSが論理値で
“１”に保持されている場合には次のように動作
する。今、ｋ≦ｎの条件を満しているものとす
る。この場合には、NORゲートG14に注目する。
このNORゲートG14の出力が論理値で“１”にな
るのは、拡張器部３を構成している全てのフリツ
プフロツプｃ１，ｃ２，…cmの出力が論理値で
“０”のときのみである。これは、拡張器部３へ
の入力信号からみて2mクロツク毎に１回生じる。
つまり、それ以外のときの動作は、モードスイツ
チ端子MSが論理値で“０”に保持されていると
きと同じである。
“１”に保持されている場合には次のように動作
する。今、ｋ≦ｎの条件を満しているものとす
る。この場合には、NORゲートG14に注目する。
このNORゲートG14の出力が論理値で“１”にな
るのは、拡張器部３を構成している全てのフリツ
プフロツプｃ１，ｃ２，…cmの出力が論理値で
“０”のときのみである。これは、拡張器部３へ
の入力信号からみて2mクロツク毎に１回生じる。
つまり、それ以外のときの動作は、モードスイツ
チ端子MSが論理値で“０”に保持されていると
きと同じである。
NORゲートG14の出力が論理値で“１”になる
と、ANDゲートG12がORゲートG13の出力を転
送する。NORゲートG14の出力が“１”から
“０”になる間に、bkの出力が１クロツク遷移す
るので、この間にシフトレジスタ部２内のパター
ンがｋクロツク分帰還される。したがつて、リン
グカウンタ部１の周期がこの期間だけ2n＋ｋと
なる。つまり、全体としてモジユロ数は、２・ｎ
（2m−１）＋（２・ｎ＋ｋ）＝２・ｎ・2m＋ｋとな
り、結局、１／（２・ｎ・2m＋ｋ）の分周出力が
得られることになる。
と、ANDゲートG12がORゲートG13の出力を転
送する。NORゲートG14の出力が“１”から
“０”になる間に、bkの出力が１クロツク遷移す
るので、この間にシフトレジスタ部２内のパター
ンがｋクロツク分帰還される。したがつて、リン
グカウンタ部１の周期がこの期間だけ2n＋ｋと
なる。つまり、全体としてモジユロ数は、２・ｎ
（2m−１）＋（２・ｎ＋ｋ）＝２・ｎ・2m＋ｋとな
り、結局、１／（２・ｎ・2m＋ｋ）の分周出力が
得られることになる。
ところで、この回路で高速に動作する必要のあ
る部分は第１にリングカウンタ部１で、第２のシ
フトレジスタ部２である。このような２モジユラ
ス分周器をモノリシツク集積回路として作る場
合、従来は各遅延フリツプフロツプ列を、リング
カウンタ部１およびシフトレジスタ部２で第１，
２図の回路図のとおりに、横−列状に並べた配置
としていた。
る部分は第１にリングカウンタ部１で、第２のシ
フトレジスタ部２である。このような２モジユラ
ス分周器をモノリシツク集積回路として作る場
合、従来は各遅延フリツプフロツプ列を、リング
カウンタ部１およびシフトレジスタ部２で第１，
２図の回路図のとおりに、横−列状に並べた配置
としていた。
最近、低消費電流集積回路としてGaAs集積回
路の開発が盛んである。ところが消費電流を減ら
してゆくと、配線容量の影響が相対的に増加して
くる。例えば第１図、第２図のような２モジユラ
ス分周器をGaAs集積回路として構成する場合、
従来と同様のパターン配置とすると、リングカウ
ンタ部１およびシフトレジスタ部２からの長い帰
還路配線Ａ，Ｂが高速動作を妨げる大きな原因と
なる。
路の開発が盛んである。ところが消費電流を減ら
してゆくと、配線容量の影響が相対的に増加して
くる。例えば第１図、第２図のような２モジユラ
ス分周器をGaAs集積回路として構成する場合、
従来と同様のパターン配置とすると、リングカウ
ンタ部１およびシフトレジスタ部２からの長い帰
還路配線Ａ，Ｂが高速動作を妨げる大きな原因と
なる。
［発明の目的］
本発明は上記の点に鑑み、パターン配置を改善
して２モジユラス分周器の高速動作を可能とした
半導体集積回路を提供することを目的とする。
して２モジユラス分周器の高速動作を可能とした
半導体集積回路を提供することを目的とする。
［発明の概要］
本発明に係る集積回路は、２モジユラス分周器
を構成するリングカウンタ部のｎ個の遅延フリツ
プフロツプ列を途中で折返すようにパターン配置
し、かつこのリングカウンタ部の最終段部に続け
てシフトレジスタ部のｋ個の遅延フリツプフロツ
プ列を配置するようにしたことを特徴とする。
を構成するリングカウンタ部のｎ個の遅延フリツ
プフロツプ列を途中で折返すようにパターン配置
し、かつこのリングカウンタ部の最終段部に続け
てシフトレジスタ部のｋ個の遅延フリツプフロツ
プ列を配置するようにしたことを特徴とする。
［発明の効果］
本発明によれば、２モジユラス分周器の帰還路
配線を十分に短かくすることができ、２モジユラ
ス分周器の高速動作化が図られる。また帰還路配
線の配線容量が小さくなるため、これを駆動する
電流も少なくて済み低消費電力化が図られる。特
に本発明は、GaAs基板を用いた低消費電力用集
積回路に適用した場合にその効果が大である。
配線を十分に短かくすることができ、２モジユラ
ス分周器の高速動作化が図られる。また帰還路配
線の配線容量が小さくなるため、これを駆動する
電流も少なくて済み低消費電力化が図られる。特
に本発明は、GaAs基板を用いた低消費電力用集
積回路に適用した場合にその効果が大である。
［発明の実施例］
第３図は、第１図の構成を改善した実施例の２
モジユラス分周器構成を示す。リングカウンタ部
１は、図示のように遅延フリツプフロツプ列の中
央あるいはその近辺で折り返えして、リングカウ
ンタ部１の最終段の遅延フリツプフロツプanか
らORゲートG11への帰還路配線Ａを最短にして
いる。また第１図ではシフトレジスタ部２からの
出力をｋ入力のORゲートＧ１３で受けている
が、一般には２入力または３入力ぐらいまでであ
るから、第３図では、２入力ORゲートG13(1)，
G13(2)，…，G13（ｋ−１）を用いてシフトレジス
タ部２からの帰還路配線Ｂを最短にしている。な
お第３図で、bk′はｋ番目の遅延フリツプフロツ
プのマスターフリツプフロツプ部で、bk″は同じ
くスレイブフリツプフロツプ部である。マスター
とスレイブを分けずに、並べてもよい。またリン
グカウンタ部１の折り返えし部で遅延フリツプフ
ロツプのマスタとスレイブを分けて配置してもよ
い。
モジユラス分周器構成を示す。リングカウンタ部
１は、図示のように遅延フリツプフロツプ列の中
央あるいはその近辺で折り返えして、リングカウ
ンタ部１の最終段の遅延フリツプフロツプanか
らORゲートG11への帰還路配線Ａを最短にして
いる。また第１図ではシフトレジスタ部２からの
出力をｋ入力のORゲートＧ１３で受けている
が、一般には２入力または３入力ぐらいまでであ
るから、第３図では、２入力ORゲートG13(1)，
G13(2)，…，G13（ｋ−１）を用いてシフトレジス
タ部２からの帰還路配線Ｂを最短にしている。な
お第３図で、bk′はｋ番目の遅延フリツプフロツ
プのマスターフリツプフロツプ部で、bk″は同じ
くスレイブフリツプフロツプ部である。マスター
とスレイブを分けずに、並べてもよい。またリン
グカウンタ部１の折り返えし部で遅延フリツプフ
ロツプのマスタとスレイブを分けて配置してもよ
い。
第４図は、第２図の構成に対応する実施例の２
モジユラス分周器構成を示す。ｎが偶数の場合
は、ａｎ／２はｎ／２番目のフリツプフロツプで、 a′ｎ／２はｎ＋１／２番目のフリツプフロツプである
。
モジユラス分周器構成を示す。ｎが偶数の場合
は、ａｎ／２はｎ／２番目のフリツプフロツプで、 a′ｎ／２はｎ＋１／２番目のフリツプフロツプである
。
またｎが奇数のときは、ａｎ／２はｎ＋１／２番目のフ
リツプフロツプのマスターフリツプフロツプ部
で、a′ｎ／２はスレイブフリツプフロツプ部である。
で、a′ｎ／２はスレイブフリツプフロツプ部である。
第２図のORゲートG23に代り、２入力ORゲー
トG23(1)，G23(2)，…，G23（ｋ−１）を用いてい
ることは、先の実施例の場合と同様である。
トG23(1)，G23(2)，…，G23（ｋ−１）を用いてい
ることは、先の実施例の場合と同様である。
これらの実施例によれば、帰還路配線Ａ，Ｂが
極めて短かくなることから高速動作が可能とな
り、また消費電流も小さいものとなる。
極めて短かくなることから高速動作が可能とな
り、また消費電流も小さいものとなる。
第５図は実際にGaAs基板に試作した128／129
分周器集積回路の配置図である。リングカウンタ
部１は２段のフリツプフロツプ、シフトレジスタ
部２は１段のフリツプフロツプで構成しており、
M1〜M3がマスターフリツプフロツプ部、S1〜S3
がスレーブフリツプフロツプ部を示している。こ
の回路ではシフトレジスタ部２が１段だけである
ため、前述の２入力ORゲートはない。４は他の
ORゲート部である。
分周器集積回路の配置図である。リングカウンタ
部１は２段のフリツプフロツプ、シフトレジスタ
部２は１段のフリツプフロツプで構成しており、
M1〜M3がマスターフリツプフロツプ部、S1〜S3
がスレーブフリツプフロツプ部を示している。こ
の回路ではシフトレジスタ部２が１段だけである
ため、前述の２入力ORゲートはない。４は他の
ORゲート部である。
図から明らかなように帰還路配線Ａ，Ｂが非常
に短かくなつていることがわかる。
に短かくなつていることがわかる。
ちなみに計算機シミユレーシヨンによれば、帰
還路が長い第２図の従来回路に比較し、第４図の
実施例による場合では、最高分周周波数で約15％
高くなつている。
還路が長い第２図の従来回路に比較し、第４図の
実施例による場合では、最高分周周波数で約15％
高くなつている。
第１図は従来の一般的な２モジユラス分周器の
集積回路構成図、第２図はその変形構成図、第３
図は第１図の回路に対応する本発明の一実施例の
構成図、第４図は同じく第２図の回路に対応する
他の実施例の構成図、第５図は実際に試作した
128／129分周器集積回路の構成図である。 １…リングカウンタ部、２…シフトレジスタ
部、３…拡張器部、G13(1)，G13(2)，…，G13（ｋ
−１），G23(1)，G23(2)，…，G23（ｋ−１）…２入
力ORゲート。
集積回路構成図、第２図はその変形構成図、第３
図は第１図の回路に対応する本発明の一実施例の
構成図、第４図は同じく第２図の回路に対応する
他の実施例の構成図、第５図は実際に試作した
128／129分周器集積回路の構成図である。 １…リングカウンタ部、２…シフトレジスタ
部、３…拡張器部、G13(1)，G13(2)，…，G13（ｋ
−１），G23(1)，G23(2)，…，G23（ｋ−１）…２入
力ORゲート。
Claims (1)
- 【特許請求の範囲】 １ ｎ個の遅延フリツプフロツプからなるリング
カウンタ部、ｋ個の遅延フリツプフロツプからな
るシフトレジスタ部およびｍ個の１／２分周器か
らなる拡張器部を集積形成し、分周比を１／
（2n・2m）と１／（2n・2m＋ｋ）との間で切換え
られる２モジユラス分周器を成する半導体集積回
路において、前記リングカウンタ部のｎ個の遅延
フリツプフロツプ列で途中で折返すようにパター
ン配置し、このリングカウンタ部最終段に続けて
前記シフトレジスタ部のｋ個の遅延フリツプフロ
ツプ列を配置したことを特徴とする半導体集積回
路。 ２ 前記シフトレジスタ部の各段出力はそれぞれ
２入力オアゲートを介して前記リングカウンタ部
の初段に帰還するようにした特許請求の範囲第１
項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24632083A JPS60139025A (ja) | 1983-12-27 | 1983-12-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24632083A JPS60139025A (ja) | 1983-12-27 | 1983-12-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60139025A JPS60139025A (ja) | 1985-07-23 |
| JPH0588569B2 true JPH0588569B2 (ja) | 1993-12-22 |
Family
ID=17146797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24632083A Granted JPS60139025A (ja) | 1983-12-27 | 1983-12-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60139025A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2728719B2 (ja) * | 1989-02-23 | 1998-03-18 | 沖電気工業株式会社 | 可変分周回路 |
-
1983
- 1983-12-27 JP JP24632083A patent/JPS60139025A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60139025A (ja) | 1985-07-23 |
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