JPH0588976A

JPH0588976A - キヤツシユ記憶装置及びそれを用いた情報処理装置とその情報処理方法

Info

Publication number: JPH0588976A
Application number: JP3251423A
Authority: JP
Inventors: Osamu Moriyama; 修盛山
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 1993-04-09

Abstract

(57)【要約】【目的】本発明は、キャッシュ記憶装置に常時使用さ
れるデータを格納し、且つデータアドレスに連続するア
ドレスのデータを予め格納することにより、データ処理
速度を向上させるキャッシュ記憶装置を提供することを
目的とする。【構成】本発明は命令処理装置１、一次キャッシュ
２、二次キャッシュ３、主記憶装置４と順に接続される
情報処理装置であって、二次キャッシュ３において要求
されるデータアドレスを一時格納するアドレスレジスタ
カウンタ３５がカウント機能を含む要求データ予測格納
手段を有し、一次キャッシュ２に６４Ｋバイト、二次キ
ャッシュ３に２５６Ｋバイトのデータを格納し、一次キ
ャッシュ２から命令処理装置１に４バイト、二次キャ
ッシュから一次キャッシュに１６バイト、主記憶から二
次キャッシュに６４バイトのデータが随時転送されるこ
とを特徴とする情報処理装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は記憶容量は小さいがアク
セス速度が速いキャッシュ記憶装置に関し、更にキャッ
シュ記憶装置を二段の階層構成とした二次キャッシュ記
憶装置を用いた情報処理装置及びその情報処理方法に関
する。

【０００２】

【従来の技術】近年高性能が要求される情報処理装置に
おいては高速化のために主記憶装置と命令処理装置との
間にキャッシュ記憶装置が使用されている。主記憶装置
は容量は大きいがアクセス速度は遅く、キャッシュ記憶
装置は容量は小さいがアクセス速度は速いので、よく使
用されるデータをキャッシュ記憶装置に格納し、高速化
に対応してきた。しかるに半導体技術の進歩により命令
処理装置の性能がさらに上昇を続けており、また主記憶
装置の容量も増大の一途を辿っている。そこで最近の装
置ではキャッシュ記憶装置自身を階層化し二段にしてい
るものがあり、初段を一次キャッシュ記憶装置、次段を
二次キャッシュ記憶装置と称し、一次キャッシュ記憶装
置（以後一次キャッシュと記す）二次キャッシュ記憶装
置（以後二次キャッシュと記す）、主記憶装置（以後主
記憶と記す）の順に、記憶容量は小容量から大容量であ
り、逆にアクセス速度は同順に高速から低速である三階
層記憶装置の構成としたものがある。

【０００３】図９を参照にして、従来技術による三階層
記憶装置方式の情報処理装置の構成を説明する。この情
報処理装置は、命令処理装置１と、一次キャッシュ２二
次キャッシュ３及び主記憶４の三階層構成の記憶装置と
から成り、命令処理装置と一次キャッシュは、第一デー
タ要求信号５１と第一アドレスバス５２と第一データバ
ス５３と第一データ応答信号５４を介して接続され、一
次キャッシュと二次キャッシュは、第二データ要求信号
６１と第二アドレスバス６２と第二データバス６３と第
二データ応答信号６４を介して接続され、二次キャッシ
ュと主記憶は、第三データ要求信号７１と第三アドレス
バス７２と第三データバス７３と第三データ応答信号７
４を介して接続されて構成される。

【０００４】この従来技術による情報処理装置における
命令処理装置が三階層記憶装置からデータ転送される処
理過程について以下に記す。初期状態において一次キャ
ッシュ及び二次キャッシュの記憶内容は全てクリアーさ
れている。最初に命令処理装置は、一次キャッシュに第
一データ要求信号を入力し、第一アドレスバスに要求デ
ータのアドレスを出力する。これを受けて一次キャッシ
ュは、そのアドレスが一次キャッシュの記憶部に存在す
るか否かをチェックし、そのアドレスが存在していれ
ば、即ちヒットの時、命令処理装置に第一データ応答信
号を出力し、要求されたデータを第一データバスに出力
し、そのアドレスが存在していなければ、即ちミスヒッ
トの時、二次キャッシュに第二データ要求信号を入力
し、第二アドレスバスにそのアドレスを出力する。

【０００５】これを受けて二次キャッシュは、そのアド
レスが二次キャッシュの記憶部に存在するか否かをチェ
ックし、そのアドレスが存在していれば、即ちヒットの
時、一次キャッシュに第二データ応答信号を出力し、そ
のアドレスのデータを第二データバスに出力する。これ
を受けた一次キャッシュは、そのアドレス及びそのアド
レスのデータを記憶し、命令処理装置に第一データ応答
信号を出力し、要求されたデータを第一データバスに出
力する。

【０００６】そのアドレスが二次キャッシュに存在して
いなければ、即ちミスヒットの時、二次キャッシュは、
主記憶に第三データ要求信号を入力し、第三アドレスバ
スにそのアドレスを出力する。これを受けて主記憶は、
二次キャッシュに第三データ応答信号を出力し、そのア
ドレスのデータを第三データバスに出力する。

【０００７】これを受けて、二次キャッシュは、そのア
ドレス及びそのアドレスのデータを記憶し、一次キャッ
シュに第二データ応答信号を出力し、そのアドレスのデ
ータを第二データバスに出力し、これを受けて一次キャ
ッシュは、そのアドレス及びそのアドレスのデータを記
憶し、命令処理装置に第一データ応答信号を出力し、要
求されたデータを第一データバスに出力する。

【０００８】このようにして、主記憶装置におけるデー
タにおいて、最も多く使用されるデータを一次キャッシ
ュに記憶し、次に多く使用されるデータを二次キャッシ
ュに記憶することによりキャッシュ記憶装置が記憶容量
は小さいがアクセス速度が速いことを利用して、命令処
理装置の処理速度を速くし、性能を向上させて来た。こ
の性質を局所性と呼ぶこととする。

【０００９】

【発明が解決しようとする課題】近年半導体製造技術の
進歩により高性能の命令処理装置及び大容量のキャッシ
ュ記憶装置の製造が可能となって来ており、前記従来技
術の二階層キャッシュ記憶装置における一次キャッシュ
に大容量のキャッシュ記憶装置を使用可能となり、前記
局所性を、二階層にした二次キャッシュに適用しても効
果がなく局所性に関しては、一次キャッシュのみで十分
となって来た。

【００１０】そこで、一次キャッシュ又は二次キャッシ
ュに命令処理装置により要求されるデータ及びそのデー
タのアドレスを記憶させるのみならず、そのデータのア
ドレスに連続するアドレスのデータ及びその連続するア
ドレスをも記憶することにより、通常命令処理装置のプ
ログラム上では、記憶装置に要求するデータ（又はプロ
グラム）の次に要求するデータ（又はプログラム）は、
プログラムの連続性からして、連続するアドレスに存在
しているので、一次キャッシュ又は二次キャッシュに連
続するアドレスのデータを記憶させておくことにより、
キャッシュのアクセス速度が速いことを利用して、命令
処理装置の処理速度を速くし性能を向上させることがで
きる。この性質を連続性と呼ぶこととする。

【００１１】従来技術によるキャッシュ記憶装置のシス
テムでは要求されるデータに関してキャッシュメモリに
データを記憶しているのみで、次に要求されるであろう
データがキャッシュメモリに予め格納されていないので
命令処理装置の処理速度が遅いという問題がある。そこ
で本発明の目的は、キャッシュ記憶装置が１つのみの場
合、１つのキャッシュに局所性及び連続性をもたせ、キ
ャッシュ記憶装置が、２つの場合、一次キャッシュ局所
性、二次キャッシュに連続性をもたせることにより、処
理速度の速い情報処理装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明によるキャッシュ
記憶装置は、命令処理装置１と主記憶装置４の間に介在
する少なくとも１つのキャッシュ記憶装置２、３におい
て、該キャッシュ記憶装置２、３は該命令処理装置１か
ら１つのデータが要求された場合にそのデータに対応し
て次回以降に要求されるであろうデータを予測して次段
の該主記憶装置４からデータを読み出して予め該キャッ
シュ記憶装置２、３に格納しておく要求データ予測格納
手段３１、３２、３３、３４、３５を備えていることを
特徴とする。

【００１３】本発明によるキャッシュ記憶装置及びそれ
を用いた情報処理装置は、命令処理装置１と、該命令処
理装置１に接続される一次キャッシュ記憶装置２と、該
一次キャッシュ記憶装置２に接続される二次キャッシュ
記憶装置３と、該二次キャッシュ記憶装置３に接続され
る主記憶装置４と、からなる情報処理装置において、該
一次キャッシュ記憶装置２は命令処理装置１から要求さ
れたデータが自身に存在するかどうか検索し、存在して
いれば命令処理装置１に該データを転送し、存在してい
なければ該二次キャッシュ記憶装置３に該データを要求
し該二次キャッシュ記憶装置３より転送されるデータを
記憶し該命令処理装置１に該要求されたデータを転送す
る装置であり、該二次キャッシュ記憶装置３は該一次キ
ャッシュ記憶装置２より要求されたデータが自身に存在
しているかどうか検索し存在していれば該一次キャッシ
ュ記憶装置２に該データを転送し、更に該一次キャッシ
ュ記憶装置２より要求されたデータのアドレスに続くア
ドレスのデータが自身に存在するかどうか検索し存在し
ていればそのままとし存在していなければ該主記憶装置
に該データを要求し該主記憶装置３より転送されるデー
タを記憶し、該二次キャッシュ記憶装置３は該一次キャ
ッシュ記憶装置２より要求されたデータが自身に存在し
ていなければ該主記憶装置に該データを要求し該主記憶
装置３より転送されるデータを記憶し該一次キャッシュ
記憶装置２に該要求されたデータを転送し、更に該一次
キャッシュ記憶装置２より要求されたデータのアドレス
に続くアドレスのデータが自身に存在するかどうか検索
し存在していればそのままとし存在していなければ該主
記憶装置に該データを要求し該主記憶装置３より転送さ
れるデータを記憶する装置であることを特徴とする。

【００１４】

【作用】本発明によるキャッシュ記憶装置はアドレスレ
ジスタカウンタ３５を備えることにより、命令処理装置
より要求されるデータがキャッシュ記憶装置にない場合
（ミスヒットの時）そのアドレスレジスタカウンタを＋
１カウントアップし、その出力のアドレス及びそのアド
レスに対応する主記憶装置にあるデータをキャッシュ記
憶装置に記憶させることを特徴とする。

【００１５】

【実施例】添付する図面を参照にして以下に本発明によ
る実施例を詳細に説明する。図１は本発明による実施例
の三階層記憶装置方式の情報処理装置の構成図である。
なお図中従来技術によるキャッシュ記憶装置方式の情報
処理装置の構成図（図９）と同一部分は同一符号で示し
説明を省略する。図１に示すように、一次キャッシュ記
憶装置はタグＲＡＭ２１と、比較回路２２と、制御回路
２３と、データＲＡＭ２４と、アドレスレジスタ２５及
びデータドライバ２６とから構成される。

【００１６】図２に一次キャッシュ記憶装置の内部回路
構成図を示す。タグＲＡＭ２１は命令処理装置１から要
求されたデータ又はプログラム（以下データとのみ記
す）の上位アドレス（ＡＢ１６〜３１）をミスヒットす
る毎に順次記憶していく記憶部である。比較回路２２は
命令処理装置１から要求されるデータの上位アドレス
（ＡＢ１６〜３１）と、その下位アドレス（ＡＢ０４〜
１５）で指定されたタグＲＡＭ２１に格納されているア
ドレスとを比較し、それらのアドレスが一致するか否か
（即ちヒットかミスヒットか）を判別する。

【００１７】制御回路２３は、命令処理装置１より第一
データ要求信号５１を受信し、前記比較回路２２の結果
ヒットであれば、第一データ応答信号５４を命令処理装
置１に送信し、ミスヒットであれば、二次キャッシュに
第二データ要求信号６１を送信し、二次キャッシュより
第二データ応答信号６４を受信する回路であり、且つ自
身の内部回路の制御を行う回路である。

【００１８】データＲＡＭ２４は、二次キャッシュから
送られるデータ（ＤＢ００〜３１）をアドレス（ＡＢ０
２〜１５で４０９６エントリ分）に記憶する記憶部であ
り、記憶容量は６４Ｋバイトである。アドレスレジスタ
２５は命令処理装置１から要求されるデータのアドレス
を一時格納するレジスタである。

【００１９】データドライバ２６は、データＲＡＭ２４
に記憶されたデータの中から、命令処理装置１より要求
されたデータを、命令処理装置１に転送するための回路
である。次に二次キャッシュ記憶装置は、図１に示すよ
うに、タグＲＡＭ３１と、比較回路３２と、制御回路３
３と、データＲＡＭ３４と、アドレスレジスタカウンタ
３５及びデータドライバ３６とから構成される。

【００２０】図３に二次キャッシュ記憶装置の内部回路
構成図を示す。タグＲＡＭ３１は一次キャッシュ１から
要求されたデータの上位アドレス（ＡＣ１８〜３１）を
ミスヒットする毎に順次記憶していく記憶部である。比
較回路３２は一次キャッシュ２から要求されるデータの
上位アドレス（ＡＣ１８〜３１）と、その下位アドレス
（ＡＣ０６〜１７）で指定されたタグＲＡＭに格納され
ているアドレスとを比較し、それらのアドレスが一致す
るか否か（即ちヒットかミスヒットか）を判別する。

【００２１】制御回路３３は、一次キャッシュ２より第
二データ要求信号６１を受信し、前記比較回路３２の結
果ヒットであれば第二データ応答信号６４を一次キャッ
シュ２に送信し、ミスヒットであれば主記憶に第三デー
タ要求信号７１を送信し、主記憶より第三データ応答信
号７４を受信する回路であり、且つ自身の内部回路の制
御を行う回路である。

【００２２】データＲＡＭ３４は、主記憶から送られる
データ（ＤＣ００〜６３）アドレス（ＡＣ０３〜１７で
４０９６エントリ分）に記憶する記憶部であり、記憶容
量は２５６Ｋバイトである。アドレスレジスタカウンタ
３５は、一次キャッシュ２から要求されるデータのアド
レスを一時格納するレジスタであり、二次キャッシュ３
がミスヒット時に、そのアドレスに＋１を加算するカウ
ンタ機能も有する。

【００２３】データ組立回路３６は、データＲＡＭ３４
に記憶されたデータの中から、一次キャッシュ２より要
求されたデータを、一次キャッシュ２に転送するための
回路であり、データＲＡＭ３４からの出力（ＤＣ００〜
６３）６４ビットを上位（ＤＣ３２〜６３）と下位（Ｄ
Ｃ００〜３１）の各３２ビットに組み立てる回路であ
る。

【００２４】図４は本発明による実施例の一次キャッシ
ュ、二次キャッシュ、主記憶のマッピングを示す図であ
る。マッピングの方法として、図にて明らかなようにダ
イレクトマッピング方式を用いる。図４−Ａは一次キャ
ッシュと主記憶のマッピングを示し、一次キャッシュの
アドレス（Ａ０４〜Ａ１５）は、１２ビットで４０９６
エントリを有し、１エントリで１ブロック（１６バイ
ト）のデータが主記憶より二次キャッシュを経由して転
送される。即ち４０９６×１６バイト＝６４Ｋバイトの
データが一次キャッシュのデータＲＡＭに記憶される。
各一次キャッシュのエントリに対して、例えばエントリ
０は図４−Ａに示すように主記憶のアドレス０番地、１
００００番地、２００００番地、…の何れか１つに対応
し、エントリ１は主記憶のアドレス１０番地、１００１
０番地、２００１０番地、…の何れか１つに対応し、以
下同様である。

【００２５】図４−Ｂは二次キャッシュと主記憶のマッ
ピングを示し、二次キャッシュのアドレス（Ａ０６〜Ａ
１７）は、１２ビットで４０９６エントリを有し、１エ
ントリで１ブロック（６４バイト）のデータが主記憶よ
り転送される。即ち４０９６×６４バイト＝２５６Ｋバ
イトのデータが二次キャッシュのデータＲＡＭに記憶さ
れる。各二次キャッシュのエントリに対して例えばエン
トリ０は図４−Ｂに示すように主記憶のアドレス０番
地、４００００番地、８００００番地、…の何れか１つ
に対応し、エントリ１は主記憶のアドレス４０番地、４
００４０番地、８００４０番地、…の何れか１つに対応
し、以下同様である。

【００２６】次に図５〜図８を用いて、本発明による三
階層記憶装置の動作について説明する。図５は、一次キ
ャッシュヒットの場合のデータ転送過程を示すタイムチ
ャートである。命令処理装置１は、一次キャッシュ２に
データを要求する時、時刻ｔ₁₀で第一アドレスバス５２
にアドレスを出力し、且つ第一データ要求信号５１を出
力する。

【００２７】一次キャッシュ２は、アドレスレジスタ２
５により第一アドレスバス５２上のアドレスを第二アド
レスバス６２上に出力し、その下位アドレスＡＢ０４〜
１５を第一タグＲＡＭ２１のアドレスに入力する。タグ
ＲＡＭ２１は、その時の下位アドレスＡＢ０４〜１５に
対応するタグＲＡＭ２１に記憶されているアドレスを読
み出し比較回路２２に出力する。

【００２８】比較回路２２は、タグＲＡＭ２１により読
み出されたそのアドレスと、第二アドレスバス６２上の
上位アドレスＡＢ１６〜３１とを比較する。その結果一
致する時、ヒットとなる。この時、時刻ｔ₁₁で一次キャ
ッシュ２はデータＲＡＭ２４に第二アドレスバス６２上
のアドレスＡＢ０２〜１５を入力し読み出されたデータ
（４バイト）を、第二データバス６３に出力し、その後
データドライバ２６を介して第一データバス５３に出力
し、命令処理装置１に第一データ応答信号５４を出力す
る。

【００２９】図６は一次キャッシュミスヒット、二次キ
ャッシュヒット（１）の場合で、アドレスレジスタカウ
ンタがカウントアップした時ヒットした場合のデータ転
送過程を示すタイムチャートである。命令処理装置１
は、一次キャッシュ２にデータを要求する時、時刻ｔ₂₀
で第一アドレスバス５２にアドレスを出力し、且つ第一
データ要求信号５１を出力する。

【００３０】一次キャッシュ２はアドレスレジスタ２５
により第一アドレスバス５２上のアドレスを第二アドレ
スバス６２上に出力し、その下位アドレスＡＢ０４〜１
５を第一タグＲＡＭ２１のアドレスに入力する。タグＲ
ＡＭ２１は、その時の下位アドレスＡＢ０４〜１５に対
応するタグＲＡＭ２１に記憶されているアドレスを読み
出し、比較回路２２に出力する。

【００３１】比較回路２２は、タグＲＡＭ２１により読
み出されたそのアドレスと、第二アドレスバス６２上の
上位アドレスＡＢ１６〜３１とを比較する。その結果一
致しない時、ミスヒットとなる。この時、時刻ｔ₂₁で一
次キャッシュ２は、二次キャッシュ３に、第二アドレス
バス６２を出力し、且つ第二データ要求信号６１を出力
する。

【００３２】時刻ｔ₂₂で二次キャッシュ３は、第二デー
タ要求信号６１を受けて第二アドレスバス６２上のアド
レスＡＢ０３〜３１をアドレスレジスタカウンタ３５に
セットし、第三アドレスバス７２上に出力し、その下位
アドレスＡＣ０６〜１７を第二タグＲＡＭ３１のアドレ
スに入力する。タグＲＡＭ３１は、その時の下位アドレ
スＡＣ０６〜１７に対応するタグＲＡＭ３１に記憶され
ているアドレスを読み出し、比較回路３２に出力する。

【００３３】比較回路３２は、タグＲＡＭ３１により読
み出されたそのアドレスと、第三アドレスバス７２上の
上位アドレスＡＣ１８〜３１とを比較する。その結果一
致する時、ヒットとなる。この時時刻ｔ₂₃で二次キャッ
シュ３は、データＲＡＭ３４に第三アドレスバス７２上
のアドレスＡＣ０３〜１７を入力しそれに対して読み出
されたデータ（８バイト×２＝１６バイト）をデータ組
み立て回路３６を介して４バイト×４のデータとして第
三データバス７３に出力し、その後データドライバ３６
を介して第二データバス６３に出力し、一次キャッシュ
２に第二データ応答信号６４を出力する。

【００３４】これを受けて一次キャッシュ２は、この４
バイト×４のデータを第一データＲＡＭ２４に入力し、
且つ第一タグＲＡＭ２１の対応するアドレスも更新す
る。次に時刻ｔ₂₄でアドレスレジスタカウンタ３５は＋
１だけカウントアップし、その出力の下位アドレスＡＣ
０６〜１７を前記と同様にタグＲＡＭ３１及び比較回路
３２により、第三アドレスバス７２上の上位アドレスＡ
Ｃ１８〜３１と比較する。その結果一致するとヒットと
なる。この時、一次キャッシュ２は、第二データ応答信
号６４を受けて第二アドレスバス６２上のアドレスＡＢ
０２〜１５をデータＲＡＭ２４に、入力し、読み出され
たデータ（４バイト）を第二データバス６３に出力し、
その後データドライバ２６を介して第一データバス５３
に出力し、命令処理装置１に第一データ応答信号５４を
出力する。

【００３５】図７は一次キャッシュミスヒット、二次キ
ャッシュヒット（２）の場合で、アドレスレジスタカウ
ンタがカウントアップした時、ミスヒットした場合のデ
ータ転送過程を示すタイムチャートである。命令処理装
置１は、一次キャッシュ２にデータを要求する時、時刻
ｔ₃₀で第一アドレスバス５２にアドレスを出力し、且つ
第一データ要求信号５１を出力する。

【００３６】一次キャッシュ２はアドレスレジスタ２５
により第一アドレスバス５２上のアドレスを第二アドレ
スバス６２上に出力し、その下位アドレスＡＢ０４〜１
５を第一タグＲＡＭ２１のアドレスに入力する。タグＲ
ＡＭ２１はその時の下位アドレスＡＢ０４〜１５に対応
するタグＲＡＭ２１に記憶されているアドレスを読み出
し、比較回路２２に出力する。

【００３７】比較回路２２は、タグＲＡＭ２１により読
み出されたそのアドレスと、第二アドレスバス６２上の
上位アドレスＡＢ１６〜３１とを比較する。その結果一
致しない時、ミスヒットとなる。この時、時刻ｔ₃₁で一
次キャッシュ２は、二次キャッシュ３に第二アドレスバ
ス６２を出力し、且つ第二データ要求信号６１を出力す
る。

【００３８】時刻ｔ₃₂で二次キャッシュ３は、第二デー
タ要求信号６１を受けて、第二アドレスバス６２上のア
ドレスＡＢ０３〜３１をアドレスレジスタカウンタ３５
にセットし、第三アドレスバス７２上に出力し、その下
位アドレスＡＣ０６〜１７を第二タグＲＡＭ３１のアド
レスに入力する。タグＲＡＭ３１はその時の下位アドレ
スＡＣ０６〜１７に対応するタグＲＡＭ３１に記憶され
ているアドレスを読み出し、比較回路３２に出力する。

【００３９】比較回路３２は、タグＲＡＭ３１により読
み出されたそのアドレスと、第三アドレスバス７２上の
上位アドレスＡＣ１８〜３１とを比較する。その結果一
致する時、ヒットとなる。この時時刻ｔ₃₃で二次キャッ
シュ３は、データＲＡＭ３４に第三アドレスバス７２上
のアドレスＡＣ０３〜１７を入力し、それに対して読み
出されたデータ（８バイト×２＝１６バイト）をデータ
組み立て回路３６を介して４バイト×４のデータとして
第三データバス７３に出力し、その後データドライバ３
６を介して第二データバス６３に出力し、一次キャッシ
ュ２に第二データ応答信号６４を出力する。

【００４０】次に時刻ｔ₃₄で、アドレスレジスタカウン
タ３５は＋１だけカウントアップし、その出力の下位ア
ドレスＡＣ０６〜１７を前記同様にタグＲＡＭ３１及び
比較回路３２により第三アドレスバス７２上の上位アド
レスＡＣ１８〜３１と比較する。その結果一致しないと
ミスヒットとなる。この時、一次キャッシュ２は、第二
データ応答信号６４を受けて第二アドレスバス６２上の
アドレスＡＢ０２〜１５をデータＲＡＭ２４に入力し、
読み出されたデータ（４バイト）を第二データバス６３
に出力し、その後データドライバ２６を介して第一デー
タバス５３に出力し、命令処理装置１に第一データ応答
信号５４を出力する。

【００４１】次に時刻ｔ₃₅で二次キャッシュ３は、主記
憶４に、第三アドレスバス７２を出力し、且つ第三デー
タ要求信号７１を出力する。次に時刻ｔ₃₆で、主記憶４
は、二次キャッシュ３よりの第三データ要求信号７１を
受けて第三アドレスバス７２に対して読み出されたデー
タ（８バイト×８＝６４バイト）を、第三データバス７
３に、８バイト×８のデータとして二次キャッシュ３の
第三データバス７３に出力し、且つ第三データ応答信号
７４を出力する。これを受けて二次キャッシュ３は、こ
の８バイト×８のデータを第二データＲＡＭ３４に入力
し、且つ、第二タグＲＡＭ３１の対応するアドレスも更
新する。

【００４２】図８は一次キャッシュミスヒット；二次キ
ャッシュミスヒットの場合のデータ転送過程を示すタイ
ムチャートである。命令処理装置１は、一次キャッシュ
２にデータを要求する時、時刻ｔ₄₀で第一アドレスバス
５２にアドレスを出力し、且つ第一データ要求信号５１
を出力する。

【００４３】一次キャッシュ２はアドレスレジスタ２５
により第一アドレスバス５２上のアドレスを第二アドレ
スバス６２上に出力し、その下位アドレスＡＢ０４〜１
５を第一タグＲＡＭ２１のアドレスに入力する。タグＲ
ＡＭ２１は、その時の下位アドレスＡＢ０４〜１５に対
応するタグＲＡＭ２１に記憶されているアドレスを読み
出し、比較回路２２に出力する。

【００４４】比較回路２２は、タグＲＡＭ２１により読
み出されたそのアドレスと、第二アドレスバス６２上の
上位アドレスＡＢ１６〜３１とを比較する。その結果一
致しない時、ミスヒットとなる。この時、時刻ｔ₄₁で、
一次キャッシュ２は二次キャッシュ３に第二アドレスバ
ス６２を出力し、且つ第二データ要求信号６１を出力す
る。

【００４５】時刻ｔ₄₂で二次キャッシュ３は第二データ
要求信号６１を受けて、第二アドレスバス６２上のアド
レス（ＡＢ０３〜３１）をアドレスレジスタカウンタ３
５にセットし、第三アドレスバス７２上に出力し、その
下位アドレスＡＣ０６〜１７を第二タグＲＡＭ３１のア
ドレスに入力する。タグＲＡＭ３１はその時の下位アド
レスＡＣ０６〜１７に対応するタグＲＡＭ３１に記憶さ
れているアドレスを読み出し、比較回路３２に出力す
る。

【００４６】比較回路３２はタグＲＡＭ３１により読み
出されたそのアドレスと、第三アドレスバス７２上の上
位アドレスＡＣ１８〜３１とを比較する。その結果一致
しない時、ミスヒットとなる。時刻ｔ₄₃で二次キャッシ
ュ３は主記憶４に第三アドレスバス７２を出力し、且つ
第三データ要求信号７１を出力する。

【００４７】次に時刻ｔ₄₄で主記憶４は、二次キャッシ
ュ３よりの第三データ要求信号７１を受けて、第三アド
レスバス７２に対して読み出されたデータ（８バイト×
８＝６４バイト）を、第三データバス７３に、８バイト
×８のデータとして二次キャッシュ３の第三データバス
７３に出力し、且つ第三データ応答信号７４を出力す
る。

【００４８】これを受けて二次キャッシュ３は、この８
バイト×８のデータを第二データＲＡＭ３４に入力し、
且つタグＲＡＭ３１の対応するアドレスも更新する。次
に時刻ｔ₄₅で二次キャッシュ３は、データＲＡＭ３４に
第三アドレスバス７２上のアドレスＡＣ０３〜１７を入
力し読み出されたデータ（８バイト×２＝１６バイト）
をデータ組み立て回路３６を介して、４バイト×４のデ
ータとして第三データバス７３に出力し、その後データ
ドライバ３６を介して第二データバス６３に出力し、一
次キャッシュ２に第二データ応答信号６４を出力する。
と同時にタグＲＡＭ２１の対応するアドレスも更新す
る。

【００４９】次に時刻ｔ₄₆で、一次キャッシュ２は、第
二データ応答信号６４を受けて第二アドレスバス６２上
のアドレスＡＢ０２〜１５をデータＲＡＭに入力し、読
み出されたデータ（４バイト）を第二データバス６３に
出力し、その後データドライバ２６を介して、第一デー
タバス５３に出力し、命令処理装置１に第一データ応答
信号５４を出力する。

【００５０】

【発明の効果】本発明によれば、キャッシュ記憶装置に
命令処理装置から要求されるデータ又はプログラムのア
ドレスの次のアドレスのデータ又はプログラムを格納さ
れているので、通常命令処理装置のプログラム上では、
記憶装置に要求するデータ又はプログラムの次に要求す
るデータ又はプログラムはプログラムの連続性から連続
するアドレスに存在していることから、命令処理装置の
処理速度を速くすることが可能である。

【図面の簡単な説明】

【図１】図１は本発明による実施例の三階層記憶装置方
式の情報処理装置の構成図である。

【図２】図２は一次キャッシュ記憶装置の内部回路構成
図である。

【図３】図３は二次キャッシュ記憶装置の内部回路構成
図である。

【図４】図４は一次キャッシュ、二次キャッシュ、主記
憶のメモリマッピング図である。

【図５】図５は、一次キャッシュヒット時のデータ転送
過程を示すタイムチャートである。

【図６】図６は一次キャッシュミスヒット二次キャッシ
ュヒット（１）の時のデータ転送過程を示すタイムチャ
ートである。

【図７】図７は一次キャッシュミスヒット、二次キャッ
シュヒット（２）の時のデータ転送過程を示すタイムチ
ャートである。

【図８】図８は一次キャッシュミスヒット、二次キャッ
シュミスヒット時のデータ転送過程を示すタイムチャー
トである。

【図９】図９は従来技術による情報処理装置の構成図で
ある。

【符号の説明】

１…命令処理装置２…一次キャッシュ記憶装置３…二次キャッシュ記憶装置４…主記憶装置２１…一次キャッシュタグＲＡＭ２２…一次キャッシュ比較回路２３…一次キャッシュ制御回路２４…一次キャッシュデータＲＡＭ２５…一次キャッシュアドレスレジスタ２６…一次キャッシュデータドライバ３１…二次キャッシュタグＲＡＭ３２…二次キャッシュ比較回路３３…二次キャッシュ制御回路３４…二次キャッシュデータＲＡＭ３５…二次キャッシュアドレスレジスタカウンタ３６…二次キャッシュデータドライバ５１…第一データ要求信号５２…第一アドレスバス５３…第一データバス５４…第一データ応答信号６１…第二データ要求信号６２…第二アドレスバス６３…第二データバス６４…第二データ応答信号７１…第三データ要求信号７２…第三アドレスバス７３…第三データバス７４…第三データ応答信号

Claims

【特許請求の範囲】

【請求項１】命令処理装置（１）と主記憶装置（４）
の間に介在する少なくとも１つのキャッシュ記憶装置
（２、３）において、該キャッシュ記憶装置（２、３）
は該命令処理装置（１）から１つのデータが要求された
場合にそのデータに対応して次回以降に要求されるであ
ろうデータを予測して次段の該主記憶装置（４）からデ
ータを読み出して予め該キャッシュ記憶装置（２、３）
に格納しておく要求データ予測格納手段（３１、３２、
３３、３４、３５）を備えていることを特徴とするキャ
ッシュ記憶装置。
【請求項２】命令処理装置（１）と、該命令処理装置
（１）に接続される一次キャッシュ記憶装置（２）と、
該一次キャッシュ記憶装置（２）に接続される二次キャ
ッシュ記憶装置（３）と、該二次キャッシュ記憶装置
（３）に接続される主記憶装置（４）と、からなる情報
処理装置において、該一次キャッシュ記憶装置（２）は命令処理装置（１）
から要求されたデータが自身に存在するかどうか検索
し、存在していれば命令処理装置（１）に該データを転
送し、存在していなければ該二次キャッシュ記憶装置
（３）に該データを要求し該二次キャッシュ記憶装置
（３）より転送されるデータを記憶し、該命令処理装置
（１）に該要求されたデータを転送する装置であり、該二次キャッシュ記憶装置（３）は該一次キャッシュ記
憶装置（２）より要求されたデータが自身に存在してい
るかどうか検索し、存在していれば該一次キャッシュ記
憶装置（２）に該データを転送し、更に該一次キャッシ
ュ記憶装置（２）より要求されたデータのアドレスに続
くアドレスのデータが自身に存在するかどうか検索し、
存在していればそのままとし存在していなければ該主記
憶装置（４）に該データを要求し該主記憶装置（４）よ
り転送されるデータを記憶し、更に、該二次キャッシュ記憶装置（３）は該一次キャッ
シュ記憶装置（２）より要求されたデータが自身に存在
していなければ該主記憶装置（４）に該データを要求
し、該主記憶装置（４）より転送されるデータを記憶し
該一次キャッシュ記憶装置（２）に該要求されたデータ
を転送し、更に該一次キャッシュ記憶装置（２）より要
求されたデータのアドレスに続くアドレスのデータが自
身に存在するかどうか検索し、存在していればそのまま
とし存在していなければ該主記憶装置（４）に該データ
を要求し該主記憶装置（４）より転送されるデータを記
憶する装置であることを特徴とする情報処理装置。
【請求項３】命令処理装置（１）と、該命令処理装置
（１）に接続される一次キャッシュ記憶装置（２）と、
該一次キャッシュ記憶装置（２）に接続される二次キャ
ッシュ記憶装置（３）と、該二次キャッシュ記憶装置
（３）に接続される主記憶装置（４）と、からなる情報
処理装置の情報処理方法において、該一次キャッシュ記憶装置（２）において、命令処理装
置（１）から要求されたデータが自身に存在するかどう
か検索する工程と、該データが存在していれば命令処理
装置（１）に該データを転送する工程と、該データが存
在していなければ該二次キャッシュ記憶装置（３）に該
データを要求する工程と、該二次キャッシュ記憶装置
（３）より転送されるデータを記憶する工程と、該命令
処理装置（１）に該要求されたデータを転送する工程と
を有する処理方法であって、該二次キャッシュ記憶装置（３）において、該一次キャ
ッシュ記憶装置（２）より要求されたデータが自身に存
在しているかどうか検索する工程と、該データが存在し
ていれば該一次キャッシュ記憶装置（２）に該データを
転送する工程と、該一次キャッシュ記憶装置（２）より
要求されたデータのアドレスに続くアドレスのデータが
自身に存在するかどうか検索する工程と、該データが存
在していればそのままとし存在していなければ該主記憶
装置（４）に該データを要求し該主記憶装置（４）より
転送されるデータを記憶する工程とを有し、更に、該二次キャッシュ記憶装置（３）において、該一
次キャッシュ記憶装置（２）より要求されたデータが自
身に存在していなければ該主記憶装置（４）に該データ
を要求する工程と、該主記憶装置（４）より転送される
データを記憶し該一次キャッシュ記憶装置（２）に該要
求されたデータを転送する工程と、該一次キャッシュ記
憶装置（２）より要求されたデータのアドレスに続くア
ドレスのデータが自身に存在するかどうか検索する工程
と、該データが存在していればそのままとし存在してい
なければ該主記憶装置（４）に該データを要求し該主記
憶装置（４）より転送されるデータを記憶する工程とを
有する処理方法であることを特徴とする情報処理方法。