JP2000207278A - 分散共有主記憶を有する情報処理装置 - Google Patents
分散共有主記憶を有する情報処理装置Info
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- JP2000207278A JP2000207278A JP11007292A JP729299A JP2000207278A JP 2000207278 A JP2000207278 A JP 2000207278A JP 11007292 A JP11007292 A JP 11007292A JP 729299 A JP729299 A JP 729299A JP 2000207278 A JP2000207278 A JP 2000207278A
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Abstract
(57)【要約】
【課題】 分散共有主記憶を有する情報処理装置におい
て、自ブロック内におけるプロセッサが他ブロック内の
主記憶を参照する場合の参照時間を高速化する。 【解決手段】 情報処理装置を構成する各々のプロセッ
サが有する主記憶は、自プロセッサ用の主記憶領域と、
他プロセッサ用の主記憶の写しを格納する領域（以下、
写し領域）とに分割され、主記憶のアドレス付けは、プ
ロセッサ＃と主記憶アドレスの対で行われ、自プロセッ
サ用の主記憶領域の制御用のディレクトリ１は主記憶領
域のブロック対応にエントリを有し、該エントリは該ブ
ロックの写しが他プロセッサの写し領域に格納されてい
るか否かを示す情報を有し、写し領域の制御用のディレ
クトリ２は複数のエントリを有し、該エントリは、写し
として格納された他プロセッサ用の主記憶のブロックの
アドレスを示す情報と、該写しの有効・無効を示す情報
を有する。
て、自ブロック内におけるプロセッサが他ブロック内の
主記憶を参照する場合の参照時間を高速化する。 【解決手段】 情報処理装置を構成する各々のプロセッ
サが有する主記憶は、自プロセッサ用の主記憶領域と、
他プロセッサ用の主記憶の写しを格納する領域（以下、
写し領域）とに分割され、主記憶のアドレス付けは、プ
ロセッサ＃と主記憶アドレスの対で行われ、自プロセッ
サ用の主記憶領域の制御用のディレクトリ１は主記憶領
域のブロック対応にエントリを有し、該エントリは該ブ
ロックの写しが他プロセッサの写し領域に格納されてい
るか否かを示す情報を有し、写し領域の制御用のディレ
クトリ２は複数のエントリを有し、該エントリは、写し
として格納された他プロセッサ用の主記憶のブロックの
アドレスを示す情報と、該写しの有効・無効を示す情報
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置に係
り、特に、分散共有主記憶を有する情報処理装置に関す
る。
り、特に、分散共有主記憶を有する情報処理装置に関す
る。
【０００２】
【従来の技術】従来の共有記憶を有する情報処理装置の
構成図を図１に示す。図１に示す様にプロセッサが記憶
装置をアクセスする場合、各プロセッサが主記憶の物理
的位置を認識することなくアクセス要求信号とアクセス
アドレスを記憶制御に送出する事で、複数のプロセッサ
が記憶制御を介して主記憶を共有していた。この従来の
技術は、プロセッサの数が比較的少ない場合は有効な技
術であったが、プロセッサの数が増加した場合は、記憶
制御の制御手段による制御は、プロセッサ数の２乗に比
例して複雑な制御となり、更に制御手段のハードウェア
量もプロセッサ数の２乗に見合った量だけ増加して大き
くなってしまい共有記憶を有する情報処理装置の効率性
が落ちてしまうという欠点がある。また、上記の欠点を
改善するため、図２に示す様に、プロセッサと対応する
主記憶のひとかたまりをブロックとして扱い（図２にお
いては、プロセッサ０ 210と主記憶０ 230のペアがブロ
ックを構成し、同様に、プロセッサ１ 211と主記憶１ 2
31のペア、プロセッサ２ 212と主記憶２ 232のペア、プ
ロセッサ３ 213と主記憶３ 233のペアのそれぞれがブロ
ックを構成する）、複数のブロックを接続することによ
り、分散共有主記憶を有する情報処理装置が考案されて
いる。
構成図を図１に示す。図１に示す様にプロセッサが記憶
装置をアクセスする場合、各プロセッサが主記憶の物理
的位置を認識することなくアクセス要求信号とアクセス
アドレスを記憶制御に送出する事で、複数のプロセッサ
が記憶制御を介して主記憶を共有していた。この従来の
技術は、プロセッサの数が比較的少ない場合は有効な技
術であったが、プロセッサの数が増加した場合は、記憶
制御の制御手段による制御は、プロセッサ数の２乗に比
例して複雑な制御となり、更に制御手段のハードウェア
量もプロセッサ数の２乗に見合った量だけ増加して大き
くなってしまい共有記憶を有する情報処理装置の効率性
が落ちてしまうという欠点がある。また、上記の欠点を
改善するため、図２に示す様に、プロセッサと対応する
主記憶のひとかたまりをブロックとして扱い（図２にお
いては、プロセッサ０ 210と主記憶０ 230のペアがブロ
ックを構成し、同様に、プロセッサ１ 211と主記憶１ 2
31のペア、プロセッサ２ 212と主記憶２ 232のペア、プ
ロセッサ３ 213と主記憶３ 233のペアのそれぞれがブロ
ックを構成する）、複数のブロックを接続することによ
り、分散共有主記憶を有する情報処理装置が考案されて
いる。
【０００３】
【発明が解決しようとする課題】上記の考案されている
複数ブロックを接続する分散共有主記憶を有する情報処
理装置においては、自ブロック内におけるプロセッサの
主記憶アクセス時間は高速であるが、他ブロック内の主
記憶をアクセスする場合、自ブロック内におけるプロセ
ッサの主記憶アクセスと較べて長い時間がかかり、情報
処理装置の性能が低下するという問題があった。この発
明の目的は、分散共有主記憶を有する情報処理装置にお
いて、自ブロック内におけるプロセッサが他ブロック内
の主記憶を参照する場合の参照時間を高速化することに
ある。
複数ブロックを接続する分散共有主記憶を有する情報処
理装置においては、自ブロック内におけるプロセッサの
主記憶アクセス時間は高速であるが、他ブロック内の主
記憶をアクセスする場合、自ブロック内におけるプロセ
ッサの主記憶アクセスと較べて長い時間がかかり、情報
処理装置の性能が低下するという問題があった。この発
明の目的は、分散共有主記憶を有する情報処理装置にお
いて、自ブロック内におけるプロセッサが他ブロック内
の主記憶を参照する場合の参照時間を高速化することに
ある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、分散共有主記憶を有する情報処理装置に
おいて、該情報処理装置を構成する各々のプロセッサが
有する主記憶は、自プロセッサ用の主記憶領域と、他プ
ロセッサ用の主記憶の写しを格納する領域（以下、写し
領域）とに分割されて構成されるようにしている。ま
た、前記自プロセッサ用の主記憶領域の制御用にディレ
クトリを有し、該ディレクトリは、該主記憶領域のブロ
ック対応にエントリを有し、該エントリは該ブロックの
写しが他プロセッサの写し領域に格納されているか否か
を示す情報を有するようにしている。前記写し領域の制
御用にディレクトリを有し、該ディレクトリは複数のエ
ントリを有し、該エントリは、写しとして格納された他
プロセッサ用の主記憶のブロックのアドレスを示す情報
と、該写しの有効・無効を示す情報を有するようにして
いる。
め、本発明は、分散共有主記憶を有する情報処理装置に
おいて、該情報処理装置を構成する各々のプロセッサが
有する主記憶は、自プロセッサ用の主記憶領域と、他プ
ロセッサ用の主記憶の写しを格納する領域（以下、写し
領域）とに分割されて構成されるようにしている。ま
た、前記自プロセッサ用の主記憶領域の制御用にディレ
クトリを有し、該ディレクトリは、該主記憶領域のブロ
ック対応にエントリを有し、該エントリは該ブロックの
写しが他プロセッサの写し領域に格納されているか否か
を示す情報を有するようにしている。前記写し領域の制
御用にディレクトリを有し、該ディレクトリは複数のエ
ントリを有し、該エントリは、写しとして格納された他
プロセッサ用の主記憶のブロックのアドレスを示す情報
と、該写しの有効・無効を示す情報を有するようにして
いる。
【０００５】
【発明の実施の形態】以下、本発明の分散共有主記憶を
有する情報処理装置の実施の形態を図面を用いて詳細に
説明する。図３に、各プロセッサが主記憶をアクセスす
る際の主記憶のアドレス付けを示す。各プロセッサが主
記憶をアクセスする際、各プロセッサから発行される主
記憶アクセスに付加される主記憶のアドレスは、アドレ
スの高位部分がプロセッサ番号を指し、低位部分が該プ
ロセッサの主記憶のアドレスを指す。図３の主記憶のア
ドレスの高位部分がプロセッサ番号であり、低位部分が
主記憶アドレスである。前記プロセッサ番号を識別する
ことにより参照するデータが自プロセッサの主記憶にあ
るのか、あるいは他プロセッサの主記憶にあるのかの判
別を容易に行える。
有する情報処理装置の実施の形態を図面を用いて詳細に
説明する。図３に、各プロセッサが主記憶をアクセスす
る際の主記憶のアドレス付けを示す。各プロセッサが主
記憶をアクセスする際、各プロセッサから発行される主
記憶アクセスに付加される主記憶のアドレスは、アドレ
スの高位部分がプロセッサ番号を指し、低位部分が該プ
ロセッサの主記憶のアドレスを指す。図３の主記憶のア
ドレスの高位部分がプロセッサ番号であり、低位部分が
主記憶アドレスである。前記プロセッサ番号を識別する
ことにより参照するデータが自プロセッサの主記憶にあ
るのか、あるいは他プロセッサの主記憶にあるのかの判
別を容易に行える。
【０００６】各々のプロセッサに対応した主記憶は、自
プロセッサの主記憶の領域と、他プロセッサの主記憶の
写しの領域に分割されて構成される。そして、各々のプ
ロセッサに対応して構成される主記憶は、該主記憶ロケ
ーションに対応した２つのタイプのディレクトリを有す
る。即ち、図３に示すように主記憶の指定されたロケー
ションが自プロセッサである場合に、主記憶のブロック
に対応して主記憶内に設けられた第１のディレクトリを
参照し、主記憶の指定されたロケーションが他プロセッ
サである場合に、主記憶のブロックに対応して主記憶内
に設けられた第２のディレクトリを参照する。 図４に
第１のディレクトリの構成例を示す。第１のディレクト
リには、主記憶の各アドレスに対応して、どのプロセッ
サがこの主記憶ブロックの内容を取り込んでいるかを示
すプロセッサ番号が情報として保持される。この情報に
より、自主記憶のブロックの内容がどのプロセッサに取
込まれているかを認識できる。図４はプロセッサ０の主
記憶のディレクトリの例、即ち第１のディレクトリの内
容を示している。前記ディレクトリの例のカラム０で
は、プロセッサ０の主記憶のアドレスブロックの内容
が、プロセッサ３に取込まれていることを示している。
つまり情報が”０１１１”を認識することにより、プロ
セッサ０の主記憶の最初のアドレスブロックの内容がプ
ロセッサ１，２，３に取込まれていることを認識する。
前記情報は、左から番号が上昇する方向に、それぞれプ
ロセッサ０，１，２，３に対応づけられる。前記ディレ
クトリの例のカラム１では、プロセッサ０の主記憶のカ
ラム１に対応するアドレスブロックの内容が、プロセッ
サ３に取込まれていることを示している。つまり情報
が”０００１”を認識することにより、前記のプロセッ
サ３にのみ取込まれていることを認識する。前記ディレ
クトリの例のカラムｎでは、プロセッサ０の主記憶の最
初のカラムｎに対応するアドレスブロックの内容が、プ
ロセッサ１，２，３のいずれにも取込まれていないこと
を示している。つまり情報が”００００”を認識するこ
とにより、前記のいずれのプロセッサにも取込まれてい
ないことを認識する。
プロセッサの主記憶の領域と、他プロセッサの主記憶の
写しの領域に分割されて構成される。そして、各々のプ
ロセッサに対応して構成される主記憶は、該主記憶ロケ
ーションに対応した２つのタイプのディレクトリを有す
る。即ち、図３に示すように主記憶の指定されたロケー
ションが自プロセッサである場合に、主記憶のブロック
に対応して主記憶内に設けられた第１のディレクトリを
参照し、主記憶の指定されたロケーションが他プロセッ
サである場合に、主記憶のブロックに対応して主記憶内
に設けられた第２のディレクトリを参照する。 図４に
第１のディレクトリの構成例を示す。第１のディレクト
リには、主記憶の各アドレスに対応して、どのプロセッ
サがこの主記憶ブロックの内容を取り込んでいるかを示
すプロセッサ番号が情報として保持される。この情報に
より、自主記憶のブロックの内容がどのプロセッサに取
込まれているかを認識できる。図４はプロセッサ０の主
記憶のディレクトリの例、即ち第１のディレクトリの内
容を示している。前記ディレクトリの例のカラム０で
は、プロセッサ０の主記憶のアドレスブロックの内容
が、プロセッサ３に取込まれていることを示している。
つまり情報が”０１１１”を認識することにより、プロ
セッサ０の主記憶の最初のアドレスブロックの内容がプ
ロセッサ１，２，３に取込まれていることを認識する。
前記情報は、左から番号が上昇する方向に、それぞれプ
ロセッサ０，１，２，３に対応づけられる。前記ディレ
クトリの例のカラム１では、プロセッサ０の主記憶のカ
ラム１に対応するアドレスブロックの内容が、プロセッ
サ３に取込まれていることを示している。つまり情報
が”０００１”を認識することにより、前記のプロセッ
サ３にのみ取込まれていることを認識する。前記ディレ
クトリの例のカラムｎでは、プロセッサ０の主記憶の最
初のカラムｎに対応するアドレスブロックの内容が、プ
ロセッサ１，２，３のいずれにも取込まれていないこと
を示している。つまり情報が”００００”を認識するこ
とにより、前記のいずれのプロセッサにも取込まれてい
ないことを認識する。
【０００７】プロセッサ０の主記憶における他プロセッ
サの主記憶の写しを保持している部分は、第２の形式の
ディレクトリを有する。図５にこの第２の形式のディレ
クトリの構成例を示す。第２の形式のディレクトリの内
容は、他プロセッサの主記憶の写しの有効・無効を表す
「Ｖ」ビットと、写しを持っている他プロセッサの主記
憶アドレスの情報とを有するカラム０からカラムｎから
なるエントリとから構成される。前記のディレクトリに
より、他プロセッサの主記憶の内容の写しが自プロセッ
サに対応する主記憶に取込まれているかどうかを認識す
ることが可能になる。
サの主記憶の写しを保持している部分は、第２の形式の
ディレクトリを有する。図５にこの第２の形式のディレ
クトリの構成例を示す。第２の形式のディレクトリの内
容は、他プロセッサの主記憶の写しの有効・無効を表す
「Ｖ」ビットと、写しを持っている他プロセッサの主記
憶アドレスの情報とを有するカラム０からカラムｎから
なるエントリとから構成される。前記のディレクトリに
より、他プロセッサの主記憶の内容の写しが自プロセッ
サに対応する主記憶に取込まれているかどうかを認識す
ることが可能になる。
【０００８】次に、プロセッサがデータを主記憶から読
み出す動作について図６を用いて説明する。図６にプロ
セッサが主記憶からデータを読み出す動作を説明したフ
ローチャートである。 ステップ６０１：プロセッサが主記憶へデータの読み出
し動作を起動する。 ステップ６０２：プロセッサから発行された主記憶へデ
ータの読み出し要求が、自プロセッサに対応した主記憶
に対するものかどうかを判定する。自プロセッサに対応
した主記憶に対するものであればステップ６０５に行
く。自プロセッサに対応した主記憶に対するものなけれ
ばステップ６０３に行く。 ステップ６０３：このステップは、ステップ６０２の判
定で、自プロセッサに対応した主記憶に対する読み出し
動作でデータが無いときに実行され、該データが主記憶
の第２の形式のディレクトリに他プロセッサのデータの
写しとして存在するかどうかを判定する。該データが前
記の第２の形式のディレクトリに存在した場合はステッ
プ６０６に行き、該データが前記の第２の形式のディレ
クトリに存在しない場合はステップ６０４に行く。 ステップ６０４：このステップは、ステップ６０３の判
定で、自プロセッサに対応した主記憶に対する読み出し
動作で該当データが全くないときに実行される。まず、
他プロセッサに対応した主記憶に対して読み出し動作を
起動し、該当データを取り出す。該当データを登録する
にあたって、第２の形式のディレクトリに対する主記憶
にこの旨を登録し、他プロセッサの第１の形式のディレ
クトリに対して該データの写しが存在する旨を登録す
る。この登録の一連の動作として、登録に際して、第２
の形式のディレクトリに対する主記憶から削除された
（追い出された）写しがある場合は、この削除データを
持っている他プロセッサへ写しデータを削除した旨を通
知する。前記の通知を受けた他プロセッサは、そのプロ
セッサに対応する第１の形式のディレクトリの「取込
み」ビットをオフ（‘０’）にする。 ステップ６０５：本ステップは、ステップ６０２での判
定が、自プロセッサに対応した主記憶に対するものであ
る時に実行され、自プロセッサに対応した主記憶から指
定されたデータを読み出し、該主記憶からの読み出し動
作を終了する。 ステップ６０６：本ステップは、ステップ６０３での判
定が、該データが前記の第２の形式のディレクトリに存
在した場合に実行され、他プロセッサに対応した主記憶
の写しが指定されたデータとして読み出され、該主記憶
からの読み出し動作を終了する。
み出す動作について図６を用いて説明する。図６にプロ
セッサが主記憶からデータを読み出す動作を説明したフ
ローチャートである。 ステップ６０１：プロセッサが主記憶へデータの読み出
し動作を起動する。 ステップ６０２：プロセッサから発行された主記憶へデ
ータの読み出し要求が、自プロセッサに対応した主記憶
に対するものかどうかを判定する。自プロセッサに対応
した主記憶に対するものであればステップ６０５に行
く。自プロセッサに対応した主記憶に対するものなけれ
ばステップ６０３に行く。 ステップ６０３：このステップは、ステップ６０２の判
定で、自プロセッサに対応した主記憶に対する読み出し
動作でデータが無いときに実行され、該データが主記憶
の第２の形式のディレクトリに他プロセッサのデータの
写しとして存在するかどうかを判定する。該データが前
記の第２の形式のディレクトリに存在した場合はステッ
プ６０６に行き、該データが前記の第２の形式のディレ
クトリに存在しない場合はステップ６０４に行く。 ステップ６０４：このステップは、ステップ６０３の判
定で、自プロセッサに対応した主記憶に対する読み出し
動作で該当データが全くないときに実行される。まず、
他プロセッサに対応した主記憶に対して読み出し動作を
起動し、該当データを取り出す。該当データを登録する
にあたって、第２の形式のディレクトリに対する主記憶
にこの旨を登録し、他プロセッサの第１の形式のディレ
クトリに対して該データの写しが存在する旨を登録す
る。この登録の一連の動作として、登録に際して、第２
の形式のディレクトリに対する主記憶から削除された
（追い出された）写しがある場合は、この削除データを
持っている他プロセッサへ写しデータを削除した旨を通
知する。前記の通知を受けた他プロセッサは、そのプロ
セッサに対応する第１の形式のディレクトリの「取込
み」ビットをオフ（‘０’）にする。 ステップ６０５：本ステップは、ステップ６０２での判
定が、自プロセッサに対応した主記憶に対するものであ
る時に実行され、自プロセッサに対応した主記憶から指
定されたデータを読み出し、該主記憶からの読み出し動
作を終了する。 ステップ６０６：本ステップは、ステップ６０３での判
定が、該データが前記の第２の形式のディレクトリに存
在した場合に実行され、他プロセッサに対応した主記憶
の写しが指定されたデータとして読み出され、該主記憶
からの読み出し動作を終了する。
【０００９】次に、プロセッサがデータを主記憶へ書き
込む動作について図７を用いて説明する。図７は、プロ
セッサが主記憶へデータを書き込む動作を説明したフロ
ーチャートである。 ステップ７０１：プロセッサが主記憶へのデータの書き
込み動作を起動する。 ステップ７０２：プロセッサから発行された主記憶への
データの書き込み要求が、自プロセッサに対応した主記
憶に対するものかどうかを判定する。自プロセッサに対
応した主記憶に対するものであればステップ７０３に行
く。自プロセッサに対応した主記憶に対するものなけれ
ばステップ７０４に行く。 ステップ７０３：このステップは、ステップ７０２の判
定で、自プロセッサに対応した主記憶に対する書き込み
動作を行うときに実行される。自プロセッサに対応した
主記憶に対する書き込み動作を行いデータの書き込みが
実行される。同時に他の全てのプロセッサの第２のディ
レクトリを検索し、前記書き込みアドレスが存在する場
合には、前記第２のディレクトリのＶビットをオフにす
る。また、プロセッサの第１の形式のディレクトリにお
ける該書き込みアドレスのデータを取り込んでいるプロ
セッサの「取込み」ビットをオフ（‘０’）にする。こ
こまでのステップでプロセッサが主記憶へのデータの書
き込み動作を行い、この一連の動作は終了する。 ステップ７０４：このステップは、ステップ７０２の判
定で、他プロセッサに対応した主記憶に対する書き込み
動作を行う場合に、他プロセッサに書き込み指示を起動
する為に実行される。前記全ての他プロセッサに対し書
き込み指示を起動する。 ステップ７０５：自プロセッサの第２のディレクトリを
検索し、前記書き込みアドレスが存在するか否かをチェ
ックする。自プロセッサの第２のディレクトリに前記の
書き込みデータのアドレスがない場合、主記憶へのデー
タの書き込み動作を行いこの一連の動作を終了する。自
プロセッサの第２のディレクトリに前記の書き込みデー
タのアドレスがある場合、プロセッサは、他プロセッサ
の主記憶へのデータと同じデータを写しのエリアにも書
き込みこの一連の動作を終了する。なお、第２のディレ
クトリの検索においては、ＴＬＢと同様のテーブルを設
けて検索の高速化を図るようにしてもよく、また、連想
メモリの技法を用いることにより検索の高速化を図るよ
うにしてもよい。
込む動作について図７を用いて説明する。図７は、プロ
セッサが主記憶へデータを書き込む動作を説明したフロ
ーチャートである。 ステップ７０１：プロセッサが主記憶へのデータの書き
込み動作を起動する。 ステップ７０２：プロセッサから発行された主記憶への
データの書き込み要求が、自プロセッサに対応した主記
憶に対するものかどうかを判定する。自プロセッサに対
応した主記憶に対するものであればステップ７０３に行
く。自プロセッサに対応した主記憶に対するものなけれ
ばステップ７０４に行く。 ステップ７０３：このステップは、ステップ７０２の判
定で、自プロセッサに対応した主記憶に対する書き込み
動作を行うときに実行される。自プロセッサに対応した
主記憶に対する書き込み動作を行いデータの書き込みが
実行される。同時に他の全てのプロセッサの第２のディ
レクトリを検索し、前記書き込みアドレスが存在する場
合には、前記第２のディレクトリのＶビットをオフにす
る。また、プロセッサの第１の形式のディレクトリにお
ける該書き込みアドレスのデータを取り込んでいるプロ
セッサの「取込み」ビットをオフ（‘０’）にする。こ
こまでのステップでプロセッサが主記憶へのデータの書
き込み動作を行い、この一連の動作は終了する。 ステップ７０４：このステップは、ステップ７０２の判
定で、他プロセッサに対応した主記憶に対する書き込み
動作を行う場合に、他プロセッサに書き込み指示を起動
する為に実行される。前記全ての他プロセッサに対し書
き込み指示を起動する。 ステップ７０５：自プロセッサの第２のディレクトリを
検索し、前記書き込みアドレスが存在するか否かをチェ
ックする。自プロセッサの第２のディレクトリに前記の
書き込みデータのアドレスがない場合、主記憶へのデー
タの書き込み動作を行いこの一連の動作を終了する。自
プロセッサの第２のディレクトリに前記の書き込みデー
タのアドレスがある場合、プロセッサは、他プロセッサ
の主記憶へのデータと同じデータを写しのエリアにも書
き込みこの一連の動作を終了する。なお、第２のディレ
クトリの検索においては、ＴＬＢと同様のテーブルを設
けて検索の高速化を図るようにしてもよく、また、連想
メモリの技法を用いることにより検索の高速化を図るよ
うにしてもよい。
【００１０】このようにして物理的に分散された共有主
記憶の読出し・書込みを行い、参照するデータが自プロ
セッサの主記憶にある場合は勿論、他プロセッサの主記
憶にある場合も、自プロセッサの主記憶に写しをもつ事
で、この写しのをデータを高速に参照することが可能に
なる。
記憶の読出し・書込みを行い、参照するデータが自プロ
セッサの主記憶にある場合は勿論、他プロセッサの主記
憶にある場合も、自プロセッサの主記憶に写しをもつ事
で、この写しのをデータを高速に参照することが可能に
なる。
【００１１】
【発明の効果】参照データが自プロセッサの主記憶にあ
る場合は、通常数サイクルで参照が可能であるが他プロ
セッサに対応する主記憶内に参照データが存在する場
合、他プロセッサに対応する主記憶内に他プロセッサの
主記憶のデータの写しを持つことにより、他プロセッサ
の主記憶にある場合は物理的に離れていること、データ
転送幅が狭いなどの性能を阻害していた理由で、他プロ
セッサに対応する主記憶内に参照データが存在する場合
参照に通常数十サイクルかかっていた従来の方法に対
し、ほぼ数サイクルでの参照が可能になる。
る場合は、通常数サイクルで参照が可能であるが他プロ
セッサに対応する主記憶内に参照データが存在する場
合、他プロセッサに対応する主記憶内に他プロセッサの
主記憶のデータの写しを持つことにより、他プロセッサ
の主記憶にある場合は物理的に離れていること、データ
転送幅が狭いなどの性能を阻害していた理由で、他プロ
セッサに対応する主記憶内に参照データが存在する場合
参照に通常数十サイクルかかっていた従来の方法に対
し、ほぼ数サイクルでの参照が可能になる。
【図１】従来システムの４プロセッサ構成の例のシステ
ム構成を示す図である。
ム構成を示す図である。
【図２】本発明のシステムの４プロセッサの例で、一つ
のプロセッサと主記憶をひとかたまりにしてブロックと
し、複数ブロックを接続する分散共有主記憶を有する情
報処理装置の構成を示す図である。
のプロセッサと主記憶をひとかたまりにしてブロックと
し、複数ブロックを接続する分散共有主記憶を有する情
報処理装置の構成を示す図である。
【図３】本発明に於ける主記憶のアドレス付けと主記憶
との対応を示す図である。
との対応を示す図である。
【図４】本発明に於ける第１のディレクトリの構成（主
記憶０の例）を示す図である。
記憶０の例）を示す図である。
【図５】本発明に於ける第２のディレクトリの構成（主
記憶０の例）を示す図である。
記憶０の例）を示す図である。
【図６】本発明に於けるプロセッサの主記憶からの読出
し動作を示すフローチャートである。
し動作を示すフローチャートである。
【図７】本発明に於けるプロセッサの主記憶への書込み
動作を示すフローチャートである。
動作を示すフローチャートである。
１１０〜１１３,２１０〜２１３ プロセッサ １３０〜１３３,２３０〜２３３ 主記憶 １２０ 記憶制御部
Claims (3)
- 【請求項１】 分散共有主記憶を有する情報処理装置に
おいて、 該情報処理装置を構成する各々のプロセッサが有する主
記憶は、自プロセッサ用の主記憶領域と、他プロセッサ
用の主記憶の写しを格納する領域（以下、写し領域）と
に分割されて構成されていることを特徴とする分散共有
主記憶を有する情報処理装置。 - 【請求項２】 請求項１記載の情報処理装置において、 前記自プロセッサ用の主記憶領域の制御用にディレクト
リを有し、 該ディレクトリは、該主記憶領域のブロック対応にエン
トリを有し、該エントリは該ブロックの写しが他プロセ
ッサの写し領域に格納されているか否かを示す情報を有
することを特徴とする分散共有主記憶を有する情報処理
装置。 - 【請求項３】 請求項１記載の情報処理装置において、 前記写し領域の制御用にディレクトリを有し、 該ディレクトリは複数のエントリを有し、該エントリ
は、写しとして格納された他プロセッサ用の主記憶のブ
ロックのアドレスを示す情報と、該写しの有効・無効を
示す情報を有することを特徴とする分散共有主記憶を有
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007292A JP2000207278A (ja) | 1999-01-14 | 1999-01-14 | 分散共有主記憶を有する情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11007292A JP2000207278A (ja) | 1999-01-14 | 1999-01-14 | 分散共有主記憶を有する情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207278A true JP2000207278A (ja) | 2000-07-28 |
Family
ID=11661971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11007292A Pending JP2000207278A (ja) | 1999-01-14 | 1999-01-14 | 分散共有主記憶を有する情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207278A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010026814A (ja) * | 2008-07-18 | 2010-02-04 | Fujitsu Ltd | 資源転送システム、資源転送方法、情報処理装置及びコンピュータプログラム |
| JP2010061194A (ja) * | 2008-09-01 | 2010-03-18 | Hitachi Ltd | データ転送装置 |
| WO2016067444A1 (ja) * | 2014-10-31 | 2016-05-06 | 三菱電機株式会社 | データ管理システム、計算機、データ管理方法及びプログラム |
-
1999
- 1999-01-14 JP JP11007292A patent/JP2000207278A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010026814A (ja) * | 2008-07-18 | 2010-02-04 | Fujitsu Ltd | 資源転送システム、資源転送方法、情報処理装置及びコンピュータプログラム |
| JP2010061194A (ja) * | 2008-09-01 | 2010-03-18 | Hitachi Ltd | データ転送装置 |
| WO2016067444A1 (ja) * | 2014-10-31 | 2016-05-06 | 三菱電機株式会社 | データ管理システム、計算機、データ管理方法及びプログラム |
| JP6099844B2 (ja) * | 2014-10-31 | 2017-03-22 | 三菱電機株式会社 | データ管理システム、計算機、データ管理方法及びプログラム |
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Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040317 |