JPH03214245A - キャッシュ・メモリ装置 - Google Patents
キャッシュ・メモリ装置Info
- Publication number
- JPH03214245A JPH03214245A JP2010387A JP1038790A JPH03214245A JP H03214245 A JPH03214245 A JP H03214245A JP 2010387 A JP2010387 A JP 2010387A JP 1038790 A JP1038790 A JP 1038790A JP H03214245 A JPH03214245 A JP H03214245A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分呵〕
本発明は、ページまたはプロセス単位で更新されたデー
タをフラッシュするキャッシュ・メモリ装置に関するも
のである。
タをフラッシュするキャッシュ・メモリ装置に関するも
のである。
コピー・バック方式のキャッシュ・メモリ装置では、プ
ロセッサがデータのＭき込みを要求した場合、キャッシ
ュ・メモリ内の指定されたエントリーは更新されるが、
主記憶装置は更新されない。
ロセッサがデータのＭき込みを要求した場合、キャッシ
ュ・メモリ内の指定されたエントリーは更新されるが、
主記憶装置は更新されない。
したがって、周辺装置があるアドレスのデータを要求し
た場合には、キヤ、ノシュ・メモリ装置が要求されたデ
ータを持っていて、しかも、そのデータが更新されてｌ
：、記憶装置の内容と異なる場合は、同データを１・、
記憶装置に占き込まなければならす、このデータの１：
、記憶装置への書き込み動作を・般にフラッシュと呼称
している。
た場合には、キヤ、ノシュ・メモリ装置が要求されたデ
ータを持っていて、しかも、そのデータが更新されてｌ
：、記憶装置の内容と異なる場合は、同データを１・、
記憶装置に占き込まなければならす、このデータの１：
、記憶装置への書き込み動作を・般にフラッシュと呼称
している。
キャッシュ・メモリ装置のタグメモリのタグエントリー
は、そのエントリーが有効であることを示すバリッド・
ビットと、同データが既に更新されたことを示すダーテ
ィ・ビットおよび同データのアドレスの」−位部を格納
したアドレスタグを有しており、フラッシュが要求され
ると指定されたエントリーをフラッシュすべきか否かが
判定される。この判定方法としては、 １）要求されたアドレスとタグエントリーのアドレスタ
グとを比較して、両方が一致し、かつバリッド・ビット
とダーティ・ビットが共にセットされている場合にフラ
ッシュを行うものと、２）アドレスを無視して、バリッ
ド・ビットとダーティ・ビットが共にセ、トされている
場合にフラッシュを行うもの、 との二つの方法がある。
は、そのエントリーが有効であることを示すバリッド・
ビットと、同データが既に更新されたことを示すダーテ
ィ・ビットおよび同データのアドレスの」−位部を格納
したアドレスタグを有しており、フラッシュが要求され
ると指定されたエントリーをフラッシュすべきか否かが
判定される。この判定方法としては、 １）要求されたアドレスとタグエントリーのアドレスタ
グとを比較して、両方が一致し、かつバリッド・ビット
とダーティ・ビットが共にセットされている場合にフラ
ッシュを行うものと、２）アドレスを無視して、バリッ
ド・ビットとダーティ・ビットが共にセ、トされている
場合にフラッシュを行うもの、 との二つの方法がある。
第３図は従来のキャッシュ・メモリ装置の・例を示すプ
ロ、り図である。なお、同図に示された従来のキヤ、ン
ユ・メモリ装置のサイズは２にバイトである。
ロ、り図である。なお、同図に示された従来のキヤ、ン
ユ・メモリ装置のサイズは２にバイトである。
第３図に示した従来のキャッシュ・メモリ装置は、通常
の読み出しの場合、アドレス（８）の下位部の一９ビッ
トのオフセット（９）によって、タグメモリ（１）のタ
グエントリー（５）と、データメモリ（２）のデータエ
ントリー（６）が読み出される。比較器（３）はアドレ
ス（８）の」二位（１１）と読み出されたタグエントリ
ー（５）のアドレスタグ（４）とを比較して、両方が一
致し、かつタグエントリー（５）のバリッド・ピント（
Ｖ）がセットされている場合にはデータメモリ（２）か
ら読み出されたデータが有効であることを示すヒツト信
号（！２）を出力する。
の読み出しの場合、アドレス（８）の下位部の一９ビッ
トのオフセット（９）によって、タグメモリ（１）のタ
グエントリー（５）と、データメモリ（２）のデータエ
ントリー（６）が読み出される。比較器（３）はアドレ
ス（８）の」二位（１１）と読み出されたタグエントリ
ー（５）のアドレスタグ（４）とを比較して、両方が一
致し、かつタグエントリー（５）のバリッド・ピント（
Ｖ）がセットされている場合にはデータメモリ（２）か
ら読み出されたデータが有効であることを示すヒツト信
号（！２）を出力する。
また、比較器（３）にフラッシュ髪束信号（２５）が与
えられると、同比較器（３）はアドレス（８）の上位（
ＩＩ）と、読み出されたタグエントリー（５）のアドレ
スタグ（４）とが比較され、両方が一致し、かつタグエ
ントリー（５）のバリッド・ビ、７）（Ｖ）とダーティ
・ビ、）（Ｄ）が共にセットされている場合には、フラ
ンシュｆｆ効信号（２１）を出力し、読み出されたデー
タを主記憶装置」〕にＭき込むように構成されている。
えられると、同比較器（３）はアドレス（８）の上位（
ＩＩ）と、読み出されたタグエントリー（５）のアドレ
スタグ（４）とが比較され、両方が一致し、かつタグエ
ントリー（５）のバリッド・ビ、７）（Ｖ）とダーティ
・ビ、）（Ｄ）が共にセットされている場合には、フラ
ンシュｆｆ効信号（２１）を出力し、読み出されたデー
タを主記憶装置」〕にＭき込むように構成されている。
ところで、通常、フラッシュの“災求はペーノ弔位また
はプロセス中位で行われることが多いが、このような場
合、１−記した従来構成のキャッシュ・メモリ装置では
次のような問題点が生じる。
はプロセス中位で行われることが多いが、このような場
合、１−記した従来構成のキャッシュ・メモリ装置では
次のような問題点が生じる。
すなわち、ページリ１−位でフラッシュされる場合、前
述した１）の方法によると、キャッシュ・メモリのサイ
ズがページサイズよりも小さい場合にも、ページに含ま
れるエントリー数たけフラッシュの要求を出してキャッ
シュ・メモリの検索を行わなければならないという問題
点が生じる。
述した１）の方法によると、キャッシュ・メモリのサイ
ズがページサイズよりも小さい場合にも、ページに含ま
れるエントリー数たけフラッシュの要求を出してキャッ
シュ・メモリの検索を行わなければならないという問題
点が生じる。
例えば、ページサイズが８にバイト、キャッシュ・メモ
リのサイズが２にバイト、エントリーのサイズが４バイ
トの場合では、キャッシュ・メモリのエントリー数は５
１２であるが、ページのエントリー数は２０４８であり
、キャッシュ・メモリの検索はページのエントリー数２
０４８だけ行わなければならないことになる。
リのサイズが２にバイト、エントリーのサイズが４バイ
トの場合では、キャッシュ・メモリのエントリー数は５
１２であるが、ページのエントリー数は２０４８であり
、キャッシュ・メモリの検索はページのエントリー数２
０４８だけ行わなければならないことになる。
・ツバ２）の方法によると、キヤ、７ユ・メモリの検索
回数は５１２回であるが、要求されていないページのエ
ントリーまでフラッシュしてしまうことになり、バスの
占有率の増加や、キャッシュ・メモリのヒツト率の低下
をもたらすという問題点がある。
回数は５１２回であるが、要求されていないページのエ
ントリーまでフラッシュしてしまうことになり、バスの
占有率の増加や、キャッシュ・メモリのヒツト率の低下
をもたらすという問題点がある。
また、プロセスが一つのプロセッサから他のプロセッサ
に移った場合には、そのプロセスが前のプロセッサで更
新したキャッシュ・メモリのデータを全て主記憶装置−
１ユに書き込む必要があり、この場合にも前述と同様の
問題点が生じるものであった。
に移った場合には、そのプロセスが前のプロセッサで更
新したキャッシュ・メモリのデータを全て主記憶装置−
１ユに書き込む必要があり、この場合にも前述と同様の
問題点が生じるものであった。
本発明は、このような問題点に鑑みてなされたもので、
少ない検索回数で更新されたデータのフラッシュが可能
なキャッシュ・メモリ装置を提供することを目的とする
ものである。
少ない検索回数で更新されたデータのフラッシュが可能
なキャッシュ・メモリ装置を提供することを目的とする
ものである。
Ｉ−記Ｉ」的を達成するために本発明のキャッシュ・メ
モリ装置は、タグメモリと、複数のタグエントリーのそ
れぞれに対応したデータエントリーを有するデータメモ
リと、比較器とを備え、タグメモリはページ番号を含む
アドレスタグと、バリッド・ビットおよびダーティ・ビ
ットを含む複数のタグエントリーとを有すると共に、入
力されたアドレスによって複数のタグエントリーの一つ
を読み出すように構成され、比較器はタグエントリーと
アドレスおよびページ・フラッシュ要求信号がｌｊえら
れるとタグエントリー中に含まれているアドレスタグ中
のページ番号とアドレス中のページ番号とを比較して、
両方の番号が一致し、かつタグエントリーのバリッド・
ビットとダーティ・ビ、トが共にセントされている場合
にはフラッシュ０効信号を出力し、あるいはプロセス・
フラッシュ要求信号が与えられると、タグエントリー中
のプロセス識別番号と、入力されたプロセス指定番号と
を比較して、両方が一致し、かつタグエントリーのバリ
ッド・ビットとダーティ・ビットが共にセットされてい
る場合にはフラッシュ仔効信ｚすを出力するように構Ｉ
戊したものである。
モリ装置は、タグメモリと、複数のタグエントリーのそ
れぞれに対応したデータエントリーを有するデータメモ
リと、比較器とを備え、タグメモリはページ番号を含む
アドレスタグと、バリッド・ビットおよびダーティ・ビ
ットを含む複数のタグエントリーとを有すると共に、入
力されたアドレスによって複数のタグエントリーの一つ
を読み出すように構成され、比較器はタグエントリーと
アドレスおよびページ・フラッシュ要求信号がｌｊえら
れるとタグエントリー中に含まれているアドレスタグ中
のページ番号とアドレス中のページ番号とを比較して、
両方の番号が一致し、かつタグエントリーのバリッド・
ビットとダーティ・ビ、トが共にセントされている場合
にはフラッシュ０効信号を出力し、あるいはプロセス・
フラッシュ要求信号が与えられると、タグエントリー中
のプロセス識別番号と、入力されたプロセス指定番号と
を比較して、両方が一致し、かつタグエントリーのバリ
ッド・ビットとダーティ・ビットが共にセットされてい
る場合にはフラッシュ仔効信ｚすを出力するように構Ｉ
戊したものである。
本発明は］−記構酸により、通常の書き込みおよび読み
出しの要求に対しては、タグメモリが与えられたアドレ
スによってタグエントリーおよびデータエントリーが読
み出され、比較器によってアドレスと、タグエントリー
のアドレスタグとが比較すれる。ページ・フラッシュ要
求信号によってページ単位のフラッシュが要求されると
、タグエントリー中のページ番号だけがアドレス中のペ
ージ番号と比較され、両方の番号が一致して、かつバリ
ッド・ビットとダーティ・ビットが共にセットされてい
る場合に、フラッシュ有効信号を出力してデータを主記
憶装置−ｈに書き込み、あるいは、タグエントリーがプ
ロセスを示すプロセス識別番号を有するものでは、プロ
セス・フラッシュ要求信号によってプロセス単位のフラ
ッシュが要求されると、プロセス指定番号とタグエント
リー中のプロセス識別番号とを比較して、両方の番号が
−致し、かつバリッド・ビットとダーティ・ビットがノ
（にセットされていると、フラッシュ有効信号を出力し
て、データを主記憶装置」−に書き込むので、キャッシ
ュ・メモリ装置のエントリーの数だけ検索するだけで、
ページまたはプロセス単位で更新された全てのデータを
フラッシュすることができる。
出しの要求に対しては、タグメモリが与えられたアドレ
スによってタグエントリーおよびデータエントリーが読
み出され、比較器によってアドレスと、タグエントリー
のアドレスタグとが比較すれる。ページ・フラッシュ要
求信号によってページ単位のフラッシュが要求されると
、タグエントリー中のページ番号だけがアドレス中のペ
ージ番号と比較され、両方の番号が一致して、かつバリ
ッド・ビットとダーティ・ビットが共にセットされてい
る場合に、フラッシュ有効信号を出力してデータを主記
憶装置−ｈに書き込み、あるいは、タグエントリーがプ
ロセスを示すプロセス識別番号を有するものでは、プロ
セス・フラッシュ要求信号によってプロセス単位のフラ
ッシュが要求されると、プロセス指定番号とタグエント
リー中のプロセス識別番号とを比較して、両方の番号が
−致し、かつバリッド・ビットとダーティ・ビットがノ
（にセットされていると、フラッシュ有効信号を出力し
て、データを主記憶装置」−に書き込むので、キャッシ
ュ・メモリ装置のエントリーの数だけ検索するだけで、
ページまたはプロセス単位で更新された全てのデータを
フラッシュすることができる。
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
産上災胤匠
第１図に本発明に係るキヤ、、シュ・メモリ装置の第１
実施例を示す。第１図において、前記従来例と構成が対
応する部分には共通の符号を付しである。
実施例を示す。第１図において、前記従来例と構成が対
応する部分には共通の符号を付しである。
第１図において、（Ｉ）はタグメモリ、（２）はデータ
メモリ、（３）は比較器である。タグメモリ（１）はバ
リッド・ビット（Ｖ）とダーティ・ビット（Ｄ）および
アドレスタグ（４）を含む複数のタグエントリー（５）
を有し、データメモリ（２）はタグエントリー（５）の
それぞれに対応したデータエントリー（６）をイｒして
いる。
メモリ、（３）は比較器である。タグメモリ（１）はバ
リッド・ビット（Ｖ）とダーティ・ビット（Ｄ）および
アドレスタグ（４）を含む複数のタグエントリー（５）
を有し、データメモリ（２）はタグエントリー（５）の
それぞれに対応したデータエントリー（６）をイｒして
いる。
この実施例のキャッシュ・メモリ装置はダイレクト・マ
ツプ方式であって、この例ではページサイズを８にバイ
ト、キャッシュ・メモリのサイズが２にバイト、データ
エントリー（６）のサイズ苓４バイトとすると共に、ア
ドレスの最上位１９ヒツトをページを指定するページ番
号とする。したがって、このキャッシュ・メモリ装置は
５１２エントリーを有し、タグエントリー（５）のアド
レスタグ（４）はアドレスの−Ｌ位２１ビ、トを有する
と共に、１９ビツトのページ番号（７）を有するもので
ある。
ツプ方式であって、この例ではページサイズを８にバイ
ト、キャッシュ・メモリのサイズが２にバイト、データ
エントリー（６）のサイズ苓４バイトとすると共に、ア
ドレスの最上位１９ヒツトをページを指定するページ番
号とする。したがって、このキャッシュ・メモリ装置は
５１２エントリーを有し、タグエントリー（５）のアド
レスタグ（４）はアドレスの−Ｌ位２１ビ、トを有する
と共に、１９ビツトのページ番号（７）を有するもので
ある。
通常の古き込みおよび読み出しの要求に対しては、アド
レスの下位９ビツトのオフセット（９）を用いてタグエ
ントリー（５）およびデータエントリー（６）が読み出
され、比較器（３）によってアドレスの上位２１ビツト
（１１）と、タグエントリー（５）の２１ビツトのアド
レスタグ（４）とが比較されるそして、ページ・フラッ
シュ要求信号（２０）によってページり薯）γのフラッ
シュが要求されると、タグエントリー（５）中のページ
番号（７）だけがアドレス中のベーン番号−（１０）と
比較され、両方の番号が一致して、かつバリッド・ビッ
ト（Ｖ）とダーティ・ピッ） （Ｄ）が共にセットされ
ている場合に、フラッシュ有効信号（２Ｉ）を出力して
データを主記憶装置（図示せず）■二に書き込むもので
ある。書き込み時に使用されるアドレスはオフセット（
９）とアドレスタグ（４）七により作成される。
レスの下位９ビツトのオフセット（９）を用いてタグエ
ントリー（５）およびデータエントリー（６）が読み出
され、比較器（３）によってアドレスの上位２１ビツト
（１１）と、タグエントリー（５）の２１ビツトのアド
レスタグ（４）とが比較されるそして、ページ・フラッ
シュ要求信号（２０）によってページり薯）γのフラッ
シュが要求されると、タグエントリー（５）中のページ
番号（７）だけがアドレス中のベーン番号−（１０）と
比較され、両方の番号が一致して、かつバリッド・ビッ
ト（Ｖ）とダーティ・ピッ） （Ｄ）が共にセットされ
ている場合に、フラッシュ有効信号（２Ｉ）を出力して
データを主記憶装置（図示せず）■二に書き込むもので
ある。書き込み時に使用されるアドレスはオフセット（
９）とアドレスタグ（４）七により作成される。
次いで、アドレスの９ビツトのオフセット（ｓ）を順に
インクリメントしてキャッシュ・メモリ装置の全エン）
ＩＪ−を１回ずつ検索する、つまり５１２回検索する
だけで、指定されたページ内で更新された全てのデータ
がフラッシュされるものである。
インクリメントしてキャッシュ・メモリ装置の全エン）
ＩＪ−を１回ずつ検索する、つまり５１２回検索する
だけで、指定されたページ内で更新された全てのデータ
がフラッシュされるものである。
第１」コ旧外
第２図に本発明に係るキャッシュ・メモリ装置の第２実
施例を示す。第２図において、前記第１実施例と構成お
よび作用が共通する部分には共通の符号を付して、重複
を避けるためにその説明を省略する。
施例を示す。第２図において、前記第１実施例と構成お
よび作用が共通する部分には共通の符号を付して、重複
を避けるためにその説明を省略する。
タグエントリー（５）は＋）ｉｊ記第１実施例と同じく
パリ、Ｒ・ピント（■）とダーティ・ビット（Ｄ）とア
ドレスタグ（４）とを有する他にプロセスを示すプロセ
ス識別層’；（２４）を自゛している。プロセス・−ｙ
−ｙッシュ要求信号（２２）によって、プロセス単位の
フランシュが要求されると、アドレスの９ビツトのオフ
セット（９）によってキャッシュ・メモリ装置のタグエ
ントリー（５）およびデータエントリー（６）を読み出
し、与えられたプロセス指定番号（２３）とタグエント
リー（５）中のプロセス識別番号（２４）とを比較して
、両方の番号が一致し、かつバリッド・ビット（Ｖ）と
ダーティ・ビット（Ｄ）が共にセットされていると、フ
ラッシュ有効信号（２１）を出力して、データを主記憶
装置−ヒに書き込むものである。
パリ、Ｒ・ピント（■）とダーティ・ビット（Ｄ）とア
ドレスタグ（４）とを有する他にプロセスを示すプロセ
ス識別層’；（２４）を自゛している。プロセス・−ｙ
−ｙッシュ要求信号（２２）によって、プロセス単位の
フランシュが要求されると、アドレスの９ビツトのオフ
セット（９）によってキャッシュ・メモリ装置のタグエ
ントリー（５）およびデータエントリー（６）を読み出
し、与えられたプロセス指定番号（２３）とタグエント
リー（５）中のプロセス識別番号（２４）とを比較して
、両方の番号が一致し、かつバリッド・ビット（Ｖ）と
ダーティ・ビット（Ｄ）が共にセットされていると、フ
ラッシュ有効信号（２１）を出力して、データを主記憶
装置−ヒに書き込むものである。
次いで、アドレスの９ビツトのオフセット（９）を順に
インクリメントしてキャッシュ・メモリ装置の全エント
リーを１回ずつ検索するだけで、つまり５１２回の検索
で、指定されたプロセスによって更新された全てのデー
タがフラッシュされるものである。
インクリメントしてキャッシュ・メモリ装置の全エント
リーを１回ずつ検索するだけで、つまり５１２回の検索
で、指定されたプロセスによって更新された全てのデー
タがフラッシュされるものである。
以−ｆ＝説明したように本発明のキャッシュ・メモリ装
置によるときは、タグエントリーとアドレスおよびペー
ジ・フラッシュ要求信号が与えられるとタグエントリー
中のページ番号とアドレス中のページ番づとを比較して
、両方の番号が一致し、かつタグエントリーのバリッド
・ビットとダーティ・ピントが共にセットされている場
合にはフラッシュ有効信号を出力し、あるいはプロセス
・フラッシュ要求（３号が与えられると、タグエントリ
ー中のプロセス識別番号と、入力されたプロセス指定番
号とを比較して、両方が一致し、かつタグエントリーの
バリッド・ビットとダーティ・ビットが共にセットされ
ている場合にはフラッシュ有効信号を出力するようにし
ているので、至って而Ｃｊ１に構成でき、しかも、キャ
ッシュ・メモリ装置のエントリー数だけ検索するだけで
、ページまたはプロセス指定番号に更新されたデータを
フラッシュできるという従来にない優れた効果を奏する
ものとなった。
置によるときは、タグエントリーとアドレスおよびペー
ジ・フラッシュ要求信号が与えられるとタグエントリー
中のページ番号とアドレス中のページ番づとを比較して
、両方の番号が一致し、かつタグエントリーのバリッド
・ビットとダーティ・ピントが共にセットされている場
合にはフラッシュ有効信号を出力し、あるいはプロセス
・フラッシュ要求（３号が与えられると、タグエントリ
ー中のプロセス識別番号と、入力されたプロセス指定番
号とを比較して、両方が一致し、かつタグエントリーの
バリッド・ビットとダーティ・ビットが共にセットされ
ている場合にはフラッシュ有効信号を出力するようにし
ているので、至って而Ｃｊ１に構成でき、しかも、キャ
ッシュ・メモリ装置のエントリー数だけ検索するだけで
、ページまたはプロセス指定番号に更新されたデータを
フラッシュできるという従来にない優れた効果を奏する
ものとなった。
４ 、 図ｉＴｕ’＋ｆｌＦｉ’Ｌ’ す説明第１図は
本発明の第１実施例に係るキャッシュ・メモリ装置を示
すブロック図、第２図は本発明の第２実施例に係るキャ
ッシュ・メモリ装置を示すブロック図、第３図は従来例
に係るキャッシュ・メモリ装置を示すブロック図である
。
本発明の第１実施例に係るキャッシュ・メモリ装置を示
すブロック図、第２図は本発明の第２実施例に係るキャ
ッシュ・メモリ装置を示すブロック図、第３図は従来例
に係るキャッシュ・メモリ装置を示すブロック図である
。
（１）・・・タグメモリ、（２）・・・データメモリ、
（３）・・・比較器、（４）・・・アドレスタグ、（５
）・・・タグエントリー、（６）・・・データエントリ
ー、（７）・・・ページ番号、 （２０）・・・ページ
・フラッシュ要求信号、（２１）・・・フラッシュ有効
信号、（２２）・・・プロセス・フラッシュ要求信号、
（２３）・・・プロセス指定番号、（２４）・・・プロ
セス識別番号。
（３）・・・比較器、（４）・・・アドレスタグ、（５
）・・・タグエントリー、（６）・・・データエントリ
ー、（７）・・・ページ番号、 （２０）・・・ページ
・フラッシュ要求信号、（２１）・・・フラッシュ有効
信号、（２２）・・・プロセス・フラッシュ要求信号、
（２３）・・・プロセス指定番号、（２４）・・・プロ
セス識別番号。
第
！
図
ノ
１：タグメモリ
ノ
２：データメモリ
Ｚｌ：フフッ／コ月ＳｒＡ情ｑ
Claims (2)
- （１）タグメモリとデータメモリと比較器とを備え、前
記タグメモリはページ番号を含むアドレスタグと、バリ
ッド・ビットおよびダーティ・ビットを含む複数のタグ
エントリーとを有すると共に、入力されたアドレスによ
って前記複数のタグエントリーの一つを出力するように
構成され、前記データメモリは前記複数のタグエントリ
ーのそれぞれに対応したデータエントリーを有するもの
であり、前記比較器は前記タグエントリーとアドレスお
よびページ・フラッシュ要求信号が与えられるとタグエ
ントリーに含まれているアドレスタグ中のページ番号と
前記アドレスのページ番号とを比較して両方のページ番
号が一致しかつタグエントリー中のバリッド・ビットと
ダーティ・ビットが共にセットされている場合にフラッ
シュ有効信号を出力するように構成されていることを特
徴とするキャッシュ・メモリ装置。 - （２）タグメモリとデータメモリと比較器とを備え、前
記タグメモリはアドレスタグ、プロセス識別番号および
バリッド・ビットと、ダーティ・ビットを含む複数のタ
グエントリーとを有すると共に、入力されたアドレスに
よって前記複数のタグエントリーの一つを出力するよう
に構成され、前記データメモリは前記複数のタグエント
リーのそれぞれに対応したデータエントリーを有するも
のであり、前記比較器は前記タグエントリーとプロセス
指定番号およびプロセス・フラッシュ要求信号を入力と
して前記プロセス・フラッシュ要求信号が与えられると
前記タグエントリーのプロセス識別番号と前記プロセス
指定番号とを比較して両方の番号が一致しかつ前記タグ
エントリーに含まれているバリッド・ビットとダーティ
・ビットが共にセットされている場合にフラッシュ有効
信号を出力するように構成されていることを特徴とする
キャッシュ・メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010387A JPH087712B2 (ja) | 1990-01-18 | 1990-01-18 | キャッシュ・メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010387A JPH087712B2 (ja) | 1990-01-18 | 1990-01-18 | キャッシュ・メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214245A true JPH03214245A (ja) | 1991-09-19 |
| JPH087712B2 JPH087712B2 (ja) | 1996-01-29 |
Family
ID=11748713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010387A Expired - Lifetime JPH087712B2 (ja) | 1990-01-18 | 1990-01-18 | キャッシュ・メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087712B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005250830A (ja) * | 2004-03-04 | 2005-09-15 | Hitachi Ltd | プロセッサおよび主記憶共有マルチプロセッサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483329A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Information processing system |
-
1990
- 1990-01-18 JP JP2010387A patent/JPH087712B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5483329A (en) * | 1977-12-15 | 1979-07-03 | Nec Corp | Information processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005250830A (ja) * | 2004-03-04 | 2005-09-15 | Hitachi Ltd | プロセッサおよび主記憶共有マルチプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH087712B2 (ja) | 1996-01-29 |
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