JPH0589196A - 論理演算処理装置 - Google Patents
論理演算処理装置Info
- Publication number
- JPH0589196A JPH0589196A JP3252501A JP25250191A JPH0589196A JP H0589196 A JPH0589196 A JP H0589196A JP 3252501 A JP3252501 A JP 3252501A JP 25250191 A JP25250191 A JP 25250191A JP H0589196 A JPH0589196 A JP H0589196A
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Abstract
(57)【要約】 （修正有）
【目的】 速度の低下や構成の増大を招かず２値データ
および４値データの演算処理ができ、２値データである
メモリアクセスに於いて汎用性を維持できる装置の提
供。 【構成】 ２値処理の場合は選択回路１２〜１４の２Ｖ
が、４値処理では４Ｖがアクティブとなる。２値処理の
場合は２値論理演算回路１１の出力が演算結果となる。
加算の場合は、選択回路１２で２値の場合は隣の奇数ビ
ットから、４値の場合は偶数ビットから入力処理され
る。奇数ビット演算処理部２０では２値処理の場合選択
回路２２の２Ｖが、４値処理では４Ｖがアクティブとな
る。解読器２３ではＡ、Ｂ、Ｃの入力ビットが解読され
る。４値処理の場合は解読器２３の結果が、２値処理で
は、２値論理演算回路２１の結果が、選択回路２２より
出力される。４値処理の場合は２値論理演算回路１１か
らの偶数ビット出力（Ｓ2i）と奇数ビット（Ｓ2i+1）と
の論理和がとられ４値のＸ値を作り出す。
および４値データの演算処理ができ、２値データである
メモリアクセスに於いて汎用性を維持できる装置の提
供。 【構成】 ２値処理の場合は選択回路１２〜１４の２Ｖ
が、４値処理では４Ｖがアクティブとなる。２値処理の
場合は２値論理演算回路１１の出力が演算結果となる。
加算の場合は、選択回路１２で２値の場合は隣の奇数ビ
ットから、４値の場合は偶数ビットから入力処理され
る。奇数ビット演算処理部２０では２値処理の場合選択
回路２２の２Ｖが、４値処理では４Ｖがアクティブとな
る。解読器２３ではＡ、Ｂ、Ｃの入力ビットが解読され
る。４値処理の場合は解読器２３の結果が、２値処理で
は、２値論理演算回路２１の結果が、選択回路２２より
出力される。４値処理の場合は２値論理演算回路１１か
らの偶数ビット出力（Ｓ2i）と奇数ビット（Ｓ2i+1）と
の論理和がとられ４値のＸ値を作り出す。
Description
【０００１】
【産業上の利用分野】本発明は、論理シミュレーション
等を行う論理演算処理装置に関する。
等を行う論理演算処理装置に関する。
【０００２】
【従来の技術】従来から、論理シミュレーションにおけ
る論理演算処理は、ソフトウェアあるいはハードウェア
によって実現されている。
る論理演算処理は、ソフトウェアあるいはハードウェア
によって実現されている。
【０００３】ソフトウェアで論理シミュレーションを行
う場合、通常、論理演算処理部は多ビット２値データ処
理になっており、４値データ（０、１、Ｘ（不定）、Ｚ
（ＨＺ（ハイインピーダンス）））を処理する場合、デ
ータ処理と符号処理を別々に行っている。このため、４
値データを処理する場合、処理速度が遅くなるという問
題があった。
う場合、通常、論理演算処理部は多ビット２値データ処
理になっており、４値データ（０、１、Ｘ（不定）、Ｚ
（ＨＺ（ハイインピーダンス）））を処理する場合、デ
ータ処理と符号処理を別々に行っている。このため、４
値データを処理する場合、処理速度が遅くなるという問
題があった。
【０００４】一方、ハードウェアアクセレータの場合、
４値用の論理演算回路を用いているため、上述したソフ
トウェアによる処理の場合に較べて処理速度は速い。し
かしながら、２値データと４値データのどちらも処理で
きるようにするためには、２値用の論理演算回路の他に
４値用の論理演算回路が必要となる。このため、４値用
の論理演算回路が１ビットであったり、４値専用で回路
モデルに対応するものになっている場合が多く、多ビッ
トの４値データおよび２値データを扱うためにはそれぞ
れ専用のハードウェアを構成しなければいけない。その
為、ハードウェアの回路構成が複雑になるという問題が
あった。
４値用の論理演算回路を用いているため、上述したソフ
トウェアによる処理の場合に較べて処理速度は速い。し
かしながら、２値データと４値データのどちらも処理で
きるようにするためには、２値用の論理演算回路の他に
４値用の論理演算回路が必要となる。このため、４値用
の論理演算回路が１ビットであったり、４値専用で回路
モデルに対応するものになっている場合が多く、多ビッ
トの４値データおよび２値データを扱うためにはそれぞ
れ専用のハードウェアを構成しなければいけない。その
為、ハードウェアの回路構成が複雑になるという問題が
あった。
【０００５】また、４値データ専用回路の場合、２値デ
ータを処理する時、有効データがとびとびに存在するの
で、処理時間が多くかかるし、メモリ容量を多く必要と
し、メモリの有効活用を図ることができないという問題
があった。
ータを処理する時、有効データがとびとびに存在するの
で、処理時間が多くかかるし、メモリ容量を多く必要と
し、メモリの有効活用を図ることができないという問題
があった。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の技術においては、多ビットの４値データおよび２値デ
ータを処理する場合、処理速度が遅くなったり、ハード
ウェア構成が増大するという問題があった。
の技術においては、多ビットの４値データおよび２値デ
ータを処理する場合、処理速度が遅くなったり、ハード
ウェア構成が増大するという問題があった。
【０００７】本発明は、かかる従来の事情に対処してな
されたもので、処理速度の低下やハードウェア構成の増
大を招くことなく、２値データおよび４値データを演算
処理することができ、メモリ等の有効利用および高速化
を図ることができるとともに、２値データであるメモリ
アクセスに於いて汎用性を維持することのできる論理演
算処理装置を提供しようとするものである。
されたもので、処理速度の低下やハードウェア構成の増
大を招くことなく、２値データおよび４値データを演算
処理することができ、メモリ等の有効利用および高速化
を図ることができるとともに、２値データであるメモリ
アクセスに於いて汎用性を維持することのできる論理演
算処理装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】すなわち、本発明は、演
算処理装置に於いて、選択的に、２値データ処理又は４
値データ処理を選択する選択手段と、前記選択手段の選
択結果に基づき、２値データ処理又は４値データ処理に
おける偶数ビット目の演算処理を行う第１の２値論理演
算手段と、２値データ処理又は４値データ処理における
奇数ビット目の演算処理を行う第２の２値論理演算手段
と、４値データ処理か否かを決定する手段と、前記決定
手段に基づき、４値データ処理時、前記第２の２値論理
演算手段の演算結果を固定データにする手段と、前記固
定データと前記第１の２値論理演算手段の演算結果との
論理和を出力する手段とを具備し、２値データ処理と符
号処理を別々に設けたことを特徴とする。
算処理装置に於いて、選択的に、２値データ処理又は４
値データ処理を選択する選択手段と、前記選択手段の選
択結果に基づき、２値データ処理又は４値データ処理に
おける偶数ビット目の演算処理を行う第１の２値論理演
算手段と、２値データ処理又は４値データ処理における
奇数ビット目の演算処理を行う第２の２値論理演算手段
と、４値データ処理か否かを決定する手段と、前記決定
手段に基づき、４値データ処理時、前記第２の２値論理
演算手段の演算結果を固定データにする手段と、前記固
定データと前記第１の２値論理演算手段の演算結果との
論理和を出力する手段とを具備し、２値データ処理と符
号処理を別々に設けたことを特徴とする。
【０００９】
【作用】上記構成の本発明の論理演算処理装置では、４
値データを処理する場合にデータ処理と符号処理を別々
に行っている従来のソフトウェアでの論理シミュレーシ
ョンに較べて高速化を図ることができる。また、それぞ
れ４値用の論理演算回路、２値用の論理演算回路を用い
ることなく、多ビットの４値データおよび２値データを
処理することができ、ハードウェア構成の増大を招くこ
とがない。さらに、２値データであるメモリアクセスに
於いて汎用性を維持することができる。
値データを処理する場合にデータ処理と符号処理を別々
に行っている従来のソフトウェアでの論理シミュレーシ
ョンに較べて高速化を図ることができる。また、それぞ
れ４値用の論理演算回路、２値用の論理演算回路を用い
ることなく、多ビットの４値データおよび２値データを
処理することができ、ハードウェア構成の増大を招くこ
とがない。さらに、２値データであるメモリアクセスに
於いて汎用性を維持することができる。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００１１】図１（ａ）、（ｂ）は、本発明の一実施例
の論理演算処理装置の構成を示すもので、図１（ａ）
は、２i ビット目すなわち偶数ビット目を処理する偶数
ビット演算処理部１０を示しており、図１（ｂ）は、２
i+1 ビット目すなわち奇数ビット目を処理する奇数ビッ
ト演算処理部２０を示している。図１（ａ）において、
１１は２値データの論理演算を行う２値論理演算回路、
１２、１３、１４はそれぞれ２値処理と４値処理とで選
別を行う選択回路、１５、１６は論理和をとるＯＲ回路
である。また、図１（ｂ）において、２１は２値データ
の論理演算を行う２値論理演算回路、２２は２値処理と
４値処理とで選別を行う選択回路、２３は４値データの
符号を決定する解読器である。なお、図１において、
Ａ、Ｂは入力、Ｓは出力であり、ＣＩはキャリ入力、Ｃ
Ｏはキャリ出力である。
の論理演算処理装置の構成を示すもので、図１（ａ）
は、２i ビット目すなわち偶数ビット目を処理する偶数
ビット演算処理部１０を示しており、図１（ｂ）は、２
i+1 ビット目すなわち奇数ビット目を処理する奇数ビッ
ト演算処理部２０を示している。図１（ａ）において、
１１は２値データの論理演算を行う２値論理演算回路、
１２、１３、１４はそれぞれ２値処理と４値処理とで選
別を行う選択回路、１５、１６は論理和をとるＯＲ回路
である。また、図１（ｂ）において、２１は２値データ
の論理演算を行う２値論理演算回路、２２は２値処理と
４値処理とで選別を行う選択回路、２３は４値データの
符号を決定する解読器である。なお、図１において、
Ａ、Ｂは入力、Ｓは出力であり、ＣＩはキャリ入力、Ｃ
Ｏはキャリ出力である。
【００１２】また、図２は４値データを２ビットで表す
４値表現を示しており、図３は４値論理演算における真
理値表を示すものである。なお、図３（ａ）は、論理
積、論理和、否定の場合の真理値を示すものであり、図
３（ｂ）は、加算の場合の真理値を示すものである。こ
の図３（ｂ）において、符号＊は、キャリ出力が１であ
ることを示しており、また、加算結果がＸの場合は、キ
ャリ出力もＸである。
４値表現を示しており、図３は４値論理演算における真
理値表を示すものである。なお、図３（ａ）は、論理
積、論理和、否定の場合の真理値を示すものであり、図
３（ｂ）は、加算の場合の真理値を示すものである。こ
の図３（ｂ）において、符号＊は、キャリ出力が１であ
ることを示しており、また、加算結果がＸの場合は、キ
ャリ出力もＸである。
【００１３】以下、演算回路の動作について説明する。
【００１４】図１（ａ）の偶数ビット演算処理部１０に
おいて、２値論理演算回路１１では、４値処理であって
も、２値処理と同様な演算処理が行われる。また、２値
処理の場合は選択回路１２、１３、１４の２Ｖが、４値
処理の場合は４Ｖがそれぞれアクティブとなる。そし
て、２値処理の場合は、選択回路１３、１４によって、
２値論理演算回路１１の出力がそのまま演算結果として
出力される。また、加算の場合は、選択回路１２によ
り、入力キャリビットが、２値の場合は隣の奇数ビット
から（ＣＯ2i-1）、４値の場合は偶数ビット（ＣＯ2i-
2）から入力され、処理される。
おいて、２値論理演算回路１１では、４値処理であって
も、２値処理と同様な演算処理が行われる。また、２値
処理の場合は選択回路１２、１３、１４の２Ｖが、４値
処理の場合は４Ｖがそれぞれアクティブとなる。そし
て、２値処理の場合は、選択回路１３、１４によって、
２値論理演算回路１１の出力がそのまま演算結果として
出力される。また、加算の場合は、選択回路１２によ
り、入力キャリビットが、２値の場合は隣の奇数ビット
から（ＣＯ2i-1）、４値の場合は偶数ビット（ＣＯ2i-
2）から入力され、処理される。
【００１５】一方、図１（ｂ）の上記奇数ビット演算処
理部２０では、２値処理の場合選択回路２２の２Ｖが、
４値処理の場合４Ｖがそれぞれアクティブとなる。ま
た、解読器２３にはＡ、Ｂ、Ｃの入力ビットが入力さ
れ、解読される。そして、図２の４値状態表に従って、
４値データの場合、［具体的には、Ｘ（１、１）と
（０、１）の入力データ、キャリ入力＝０］、ビット１
（奇数ビット目）が”１”であるので、従って、解読器
２３は、この状態を判断し、２値論理演算回路２１の演
算結果Ｓに係わらず、４Ｖをアクティブにし選択回路２
２に”１”のデータを強制的に出力する。その結果、演
算結果Ｓ2i+1のデータは”１”である。演算結果Ｓ2i+1
は、図１ａ記載のＯＲ回路１６の一方の入力端子に入力
される。偶数ビット目の２値論理演算回路１１の入力デ
ータＡ”１”とＢ”０”と、入力キャリアＣＩ”０”と
から２値論理演算回路１１の演算結果Ｓ2iは”１”であ
り、ＯＲ回路１６の他方の入力端子に入力される。選択
回路１４は、４Ｖがアクティブになっているので、ＯＲ
回路１６からの出力結果”１”が偶数ビット目の２値論
理演算結果になる。従って、４値データ処理の処理結果
は、Ｘ（１、１）となる。これは、図３の真理値表の結
果に一致する。また、２値処理の場合は、２値論理演算
回路２１によって行われた演算結果が、選択回路２２を
介して出力される。
理部２０では、２値処理の場合選択回路２２の２Ｖが、
４値処理の場合４Ｖがそれぞれアクティブとなる。ま
た、解読器２３にはＡ、Ｂ、Ｃの入力ビットが入力さ
れ、解読される。そして、図２の４値状態表に従って、
４値データの場合、［具体的には、Ｘ（１、１）と
（０、１）の入力データ、キャリ入力＝０］、ビット１
（奇数ビット目）が”１”であるので、従って、解読器
２３は、この状態を判断し、２値論理演算回路２１の演
算結果Ｓに係わらず、４Ｖをアクティブにし選択回路２
２に”１”のデータを強制的に出力する。その結果、演
算結果Ｓ2i+1のデータは”１”である。演算結果Ｓ2i+1
は、図１ａ記載のＯＲ回路１６の一方の入力端子に入力
される。偶数ビット目の２値論理演算回路１１の入力デ
ータＡ”１”とＢ”０”と、入力キャリアＣＩ”０”と
から２値論理演算回路１１の演算結果Ｓ2iは”１”であ
り、ＯＲ回路１６の他方の入力端子に入力される。選択
回路１４は、４Ｖがアクティブになっているので、ＯＲ
回路１６からの出力結果”１”が偶数ビット目の２値論
理演算結果になる。従って、４値データ処理の処理結果
は、Ｘ（１、１）となる。これは、図３の真理値表の結
果に一致する。また、２値処理の場合は、２値論理演算
回路２１によって行われた演算結果が、選択回路２２を
介して出力される。
【００１６】そして、４値処理の場合は、図１ａ記載の
ＯＲ回路１６によって、２値論理演算回路１１からの偶
数ビット出力（Ｓ2i）と奇数ビット（Ｓ2i+1）との論理
和がとられ、（Ｓ2i+1）が１ならば（Ｓ2i）を１とし
て、４値のＸ値を作り出す。
ＯＲ回路１６によって、２値論理演算回路１１からの偶
数ビット出力（Ｓ2i）と奇数ビット（Ｓ2i+1）との論理
和がとられ、（Ｓ2i+1）が１ならば（Ｓ2i）を１とし
て、４値のＸ値を作り出す。
【００１７】ＯＲ回路１５は、２値論理演算回路１１の
偶数キャリビット出力（Ｃ０2i）と奇数ビット演算出力
結果（Ｓ2i+1）との論理和をとる。（Ｓ2i+1）と（Ｃ０
2i）が共に”１”なので、ＯＲ回路１５出力は”１”に
なる。４値データ処理なので、選択回路１３は４Ｖをア
クティブにする。結局、偶数キャリビット出力（Ｃ０2
i）は、選択回路１３を介して”１”となる。図３
（ｂ）の真理値表に基づき、奇数ビット目のキャリビッ
ト出力（Ｃ０2i+1）は”１”となる。従って、４値デー
タ処理のキャリビット値は、Ｘ値となる。
偶数キャリビット出力（Ｃ０2i）と奇数ビット演算出力
結果（Ｓ2i+1）との論理和をとる。（Ｓ2i+1）と（Ｃ０
2i）が共に”１”なので、ＯＲ回路１５出力は”１”に
なる。４値データ処理なので、選択回路１３は４Ｖをア
クティブにする。結局、偶数キャリビット出力（Ｃ０2
i）は、選択回路１３を介して”１”となる。図３
（ｂ）の真理値表に基づき、奇数ビット目のキャリビッ
ト出力（Ｃ０2i+1）は”１”となる。従って、４値デー
タ処理のキャリビット値は、Ｘ値となる。
【００１８】このように、本実施例の論理演算処理装置
によれば、それぞれ４値用の論理演算回路、２値用の論
理演算回路を用いることなく、多ビットの４値データお
よび２値データを処理することができ、かつ、２値デー
タ処理の場合でも有効データがとびとびとならず、デー
タが詰まった状態とすることができるので、メモリを有
効に活用することができる。また、４値データを処理す
る場合にデータ処理と符号処理を別々に行っている従来
のソフトウェアでの論理シミュレーションに較べて高速
化を図ることができる。さらに、２値データであるメモ
リアクセスに於いて汎用性を維持することができる。
によれば、それぞれ４値用の論理演算回路、２値用の論
理演算回路を用いることなく、多ビットの４値データお
よび２値データを処理することができ、かつ、２値デー
タ処理の場合でも有効データがとびとびとならず、デー
タが詰まった状態とすることができるので、メモリを有
効に活用することができる。また、４値データを処理す
る場合にデータ処理と符号処理を別々に行っている従来
のソフトウェアでの論理シミュレーションに較べて高速
化を図ることができる。さらに、２値データであるメモ
リアクセスに於いて汎用性を維持することができる。
【００１９】
【発明の効果】以上説明したように、本発明の論理演算
処理装置によれば、処理速度の低下やハードウェア構成
の増大を招くことなく、２値データおよび４値データを
演算処理することができ、メモリ等の有効利用および高
速化を図ることができるとともに、２値データであるメ
モリアクセスに於いて汎用性を維持することができる。
処理装置によれば、処理速度の低下やハードウェア構成
の増大を招くことなく、２値データおよび４値データを
演算処理することができ、メモリ等の有効利用および高
速化を図ることができるとともに、２値データであるメ
モリアクセスに於いて汎用性を維持することができる。
【図１】本発明の一実施例の論理演算処理装置の構成を
示す図。
示す図。
【図２】４値データを２ビットで表す４値表現を示す
図。
図。
【図３】４値論理演算における真理値表を示す図。
１０ 偶数ビット演算処理部 １１ ２値論理演算回路 １２、１３、１４ 選択回路 １５、１６ ＯＲ回路 ２０ 奇数ビット演算処理部 ２１ ２値論理演算回路 ２２ 選択回路 ２３ 解読器
Claims (1)
- 【請求項１】 演算処理装置に於いて、 選択的に、２値データ処理又は４値データ処理を選択す
る選択手段と、 前記選択手段の選択結果に基づき、２値データ処理又は
４値データ処理における偶数ビット目の演算処理を行う
第１の２値論理演算手段と、 ２値データ処理又は４値データ処理における奇数ビット
目の演算処理を行う第２の２値論理演算手段と、 ４値データ処理か否かを決定する手段と、 前記決定手段に基づき、４値データ処理時、前記第２の
２値論理演算手段の演算結果を固定データにする手段
と、 前記固定データと前記第１の２値論理演算手段の演算結
果との論理和を出力する手段とを具備し、 ２値データ処理と符号処理を別々に設けたことを特徴と
する論理演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252501A JPH0589196A (ja) | 1991-09-30 | 1991-09-30 | 論理演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252501A JPH0589196A (ja) | 1991-09-30 | 1991-09-30 | 論理演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589196A true JPH0589196A (ja) | 1993-04-09 |
Family
ID=17238252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252501A Withdrawn JPH0589196A (ja) | 1991-09-30 | 1991-09-30 | 論理演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589196A (ja) |
-
1991
- 1991-09-30 JP JP3252501A patent/JPH0589196A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |