JPH0589698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0589698A JPH0589698A JP3277189A JP27718991A JPH0589698A JP H0589698 A JPH0589698 A JP H0589698A JP 3277189 A JP3277189 A JP 3277189A JP 27718991 A JP27718991 A JP 27718991A JP H0589698 A JPH0589698 A JP H0589698A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000002950 deficient Effects 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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- G11C5/00—Details of stores covered by group G11C11/00
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 本発明の目的は冗長技術を採用した半導体記
憶装置からのデータ読み出し速度を向上させることであ
る。 【構成】 冗長メモリセルＣRは列選択回路ＳＲとセン
スアンプＳＡＲを備えており、通常メモリセルＣＭ用の
センスアンプＳＡＭの出力と冗長メモリセル用センスア
ンプＳＡＲの出力は冗長切換回路ＳＷで切り換えられ出
力バッファＢoに直接出力される。外部から指令がある
と、コード切替制御回路Ｔは、記憶しているコードに基
づき共通データの信号線ＤaTaiと電源電位との間に接続
された１個以上のｐ型トランジスタＭＰ1，ＭＰ2と、共
通データ信号線ＤaTaiと接地電位との間に接続された１
個以上のｎ型トランジスタＭＮ1，ＭＮ2を制御し、共通
データ信号線ＤaTai上にコードを発生させる。 【効果】 読み出し速度がコード設定機能を失うことな
く向上する。
憶装置からのデータ読み出し速度を向上させることであ
る。 【構成】 冗長メモリセルＣRは列選択回路ＳＲとセン
スアンプＳＡＲを備えており、通常メモリセルＣＭ用の
センスアンプＳＡＭの出力と冗長メモリセル用センスア
ンプＳＡＲの出力は冗長切換回路ＳＷで切り換えられ出
力バッファＢoに直接出力される。外部から指令がある
と、コード切替制御回路Ｔは、記憶しているコードに基
づき共通データの信号線ＤaTaiと電源電位との間に接続
された１個以上のｐ型トランジスタＭＰ1，ＭＰ2と、共
通データ信号線ＤaTaiと接地電位との間に接続された１
個以上のｎ型トランジスタＭＮ1，ＭＮ2を制御し、共通
データ信号線ＤaTai上にコードを発生させる。 【効果】 読み出し速度がコード設定機能を失うことな
く向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に冗長性を有する半導体記憶装置に関する。
特に冗長性を有する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化に伴
い、不良メモリセルを含む半導体記憶装置を救済し、良
品率を向上させる手段が種々提案されている。かかる提
案の一つが冗長セルを予め設けておき、不良セルと置換
する方式である。
い、不良メモリセルを含む半導体記憶装置を救済し、良
品率を向上させる手段が種々提案されている。かかる提
案の一つが冗長セルを予め設けておき、不良セルと置換
する方式である。
【０００３】この冗長メモリセルの配置方法には、大別
して２通りある。第１の方法は行方向に１本もしくは数
本の冗長セル行を設ける配置であり、第２の方法は列方
向に１本もしくは数本の冗長セル列を配置するものであ
る。このうち、前者は、ワード線単位で正規のメモリセ
ル行が冗長セル行に置き換えられ、行デコーダで切換を
伴う。これに対して、後者は、ビット線単位で正規のメ
モリセル列を冗長セル列に置き換えてあり、置換時には
列選択トランジスタやセンスアンプを切り換えられる。
して２通りある。第１の方法は行方向に１本もしくは数
本の冗長セル行を設ける配置であり、第２の方法は列方
向に１本もしくは数本の冗長セル列を配置するものであ
る。このうち、前者は、ワード線単位で正規のメモリセ
ル行が冗長セル行に置き換えられ、行デコーダで切換を
伴う。これに対して、後者は、ビット線単位で正規のメ
モリセル列を冗長セル列に置き換えてあり、置換時には
列選択トランジスタやセンスアンプを切り換えられる。
【０００４】さて、最近の半導体記憶装置は、テストモ
ードに必要な回路を内蔵しているものが多く、その中に
は特定の内部データを外部へ出力するタイプも含まれ
る。例えば電気的にプログラム可能な読み出し専用メモ
リ装置（以下、ＥＰＲＯＭ）における製品識別コードが
その代表的なものである。これは、ある１つのピン（例
えばＡ９番ピン）に高電圧を印加し、最下位アドレス
（Ａ０）を低レベル、次いで、高レベルとすると製造メ
ーカーコードと品種コードがそれぞれ出力され、それに
よって、書き込み条件をプログラマが設定する。
ードに必要な回路を内蔵しているものが多く、その中に
は特定の内部データを外部へ出力するタイプも含まれ
る。例えば電気的にプログラム可能な読み出し専用メモ
リ装置（以下、ＥＰＲＯＭ）における製品識別コードが
その代表的なものである。これは、ある１つのピン（例
えばＡ９番ピン）に高電圧を印加し、最下位アドレス
（Ａ０）を低レベル、次いで、高レベルとすると製造メ
ーカーコードと品種コードがそれぞれ出力され、それに
よって、書き込み条件をプログラマが設定する。
【０００５】この機能は略全てのＥＰＲＯＭには内蔵さ
れている機能といって良い。ＥＰＲＯＭにこの機能を内
蔵するには、例えば、正規のメモリセルアレイに隣接し
てマスクロムのアレイを設け、マスクロムのドレインは
正規のメモリセルのドレインと共通接続する。すなわ
ち、ビット線を共有させておき、Ａ９ピンが高電圧の時
はマスクロムのワード線をアクティブにすることで、マ
スクロムにコード化されてた製品識別のためのデータを
ビット線を介して外部に出力する。
れている機能といって良い。ＥＰＲＯＭにこの機能を内
蔵するには、例えば、正規のメモリセルアレイに隣接し
てマスクロムのアレイを設け、マスクロムのドレインは
正規のメモリセルのドレインと共通接続する。すなわ
ち、ビット線を共有させておき、Ａ９ピンが高電圧の時
はマスクロムのワード線をアクティブにすることで、マ
スクロムにコード化されてた製品識別のためのデータを
ビット線を介して外部に出力する。
【０００６】ところが、前述の冗長セル列を備えた半導
体記憶装置の場合、正規メモリセル列を冗長セル列に置
換すると置換された正規のメモリセル列に接続されてい
るビット線もしくは数本のビット線群も置き換わってし
まい、正規メモリセル列とビット線を共有しているマス
クロムが使用できなくなる。無理に読み出すと、コード
が変わってしまい、機能が正常に果たせなくなってしま
う恐れがある。
体記憶装置の場合、正規メモリセル列を冗長セル列に置
換すると置換された正規のメモリセル列に接続されてい
るビット線もしくは数本のビット線群も置き換わってし
まい、正規メモリセル列とビット線を共有しているマス
クロムが使用できなくなる。無理に読み出すと、コード
が変わってしまい、機能が正常に果たせなくなってしま
う恐れがある。
【０００７】これを防ぐために、冗長セル列を備えた半
導体記憶装置では、そのコード設定部分（マスクロムと
の接続点）を、冗長セル列に切り換えて変更される読み
出しデータ経路よりも後ろにする必要性がある。
導体記憶装置では、そのコード設定部分（マスクロムと
の接続点）を、冗長セル列に切り換えて変更される読み
出しデータ経路よりも後ろにする必要性がある。
【０００８】かかる冗長セル列を備えた従来の半導体記
憶装置の一例が図２に示されている。正規メモリセルア
レイＣＭと冗長メモリセルアレイＣRは行デコーダを共
用しており、コード設定のための中間バッファＢＣをセ
ンスアンプＳＡＭ，ＳＡＲ及び冗長切換回路ＳＷの下流
に配置し、コード切換制御回路Ｔの出力に応答させてコ
ードを出力されていた（ただし、図２は１ビット分を表
している）。なお、図２中ＳＭ，ＳＲは正規部と冗長部
のメモリセルに対する列選択回路、ＤＣは前述の列選択
回路ＳＭ，ＳＲのゲートを駆動するデコーダ、ＣＴは冗
長切換制御回路、ＢＯは出力バッファ、Ｏiは出力端子
を示している。
憶装置の一例が図２に示されている。正規メモリセルア
レイＣＭと冗長メモリセルアレイＣRは行デコーダを共
用しており、コード設定のための中間バッファＢＣをセ
ンスアンプＳＡＭ，ＳＡＲ及び冗長切換回路ＳＷの下流
に配置し、コード切換制御回路Ｔの出力に応答させてコ
ードを出力されていた（ただし、図２は１ビット分を表
している）。なお、図２中ＳＭ，ＳＲは正規部と冗長部
のメモリセルに対する列選択回路、ＤＣは前述の列選択
回路ＳＭ，ＳＲのゲートを駆動するデコーダ、ＣＴは冗
長切換制御回路、ＢＯは出力バッファ、Ｏiは出力端子
を示している。
【０００９】図２に示された従来例では、不良メモリセ
ルＣＭからのデータは冗長切換回路ＳＷによって切り換
えられる。すなわち、不良部のアドレスにアクセスした
場合、そのアドレスと、冗長アドレス記憶回路ＭＲに記
憶されたアドレスが冗長切換制御回路ＣＴで比較され、
冗長切換回路ＳＷが不良メモリセルからのデータに代え
て冗長メモリセルＣＲからのデータを共通データ信号線
Ｄataiに出力する。
ルＣＭからのデータは冗長切換回路ＳＷによって切り換
えられる。すなわち、不良部のアドレスにアクセスした
場合、そのアドレスと、冗長アドレス記憶回路ＭＲに記
憶されたアドレスが冗長切換制御回路ＣＴで比較され、
冗長切換回路ＳＷが不良メモリセルからのデータに代え
て冗長メモリセルＣＲからのデータを共通データ信号線
Ｄataiに出力する。
【００１０】
【発明が解決しようとする課題】この従来の半導体記憶
装置の構成では、設定されたコードを読み出すために中
間バッファＢＣが必要であり、さらに共通データ信号線
Ｄataiと中間バッファＢＣの出力データ線Ｄiの論理を
合わせる必要があるので、中間バッファＢＣは少なくと
も２段の論理ゲートで構成しなければならない。その結
果、読み出しデータはこの２段分の論理ゲートを通過す
る分だけ遅延し、読み出し速度が低下するという問題点
があった。
装置の構成では、設定されたコードを読み出すために中
間バッファＢＣが必要であり、さらに共通データ信号線
Ｄataiと中間バッファＢＣの出力データ線Ｄiの論理を
合わせる必要があるので、中間バッファＢＣは少なくと
も２段の論理ゲートで構成しなければならない。その結
果、読み出しデータはこの２段分の論理ゲートを通過す
る分だけ遅延し、読み出し速度が低下するという問題点
があった。
【００１１】
【課題を解決するための手段】本発明の要旨は、複数の
メモリセル列を含む正規メモリセルアレイと、不良メモ
リセルを含む複数のメモリセル列と置換可能な冗長メモ
リセル列と、正規メモリセルアレイから読み出されたデ
ータビットの供給される正規センスアンプ回路と、冗長
メモリセルから読み出された冗長データビットの供給さ
れる冗長センスアンプ回路と、正規センスアンプ回路か
ら供給されるデータビットと冗長センスアンプ回路から
供給される冗長データビットとを選択的に共通データ信
号線に出力する冗長切換回路と、外部から供給されるア
ドレスを記憶している不良メモリセルのアドレスと比較
して冗長切換回路を制御する冗長切換制御手段とを備え
た半導体記憶装置において、上記共通データ信号線に直
接接続されたデータ出力手段と、制御コードを記憶して
いるコード切換制御回路と、外部からの指令に基づきコ
ード切換制御回路が活性化されると記憶されているコー
ドに応答して上記共通データ信号線を第１論理レベル源
または第２論理レベル源に接続するコード設定回路とを
備えたことである。
メモリセル列を含む正規メモリセルアレイと、不良メモ
リセルを含む複数のメモリセル列と置換可能な冗長メモ
リセル列と、正規メモリセルアレイから読み出されたデ
ータビットの供給される正規センスアンプ回路と、冗長
メモリセルから読み出された冗長データビットの供給さ
れる冗長センスアンプ回路と、正規センスアンプ回路か
ら供給されるデータビットと冗長センスアンプ回路から
供給される冗長データビットとを選択的に共通データ信
号線に出力する冗長切換回路と、外部から供給されるア
ドレスを記憶している不良メモリセルのアドレスと比較
して冗長切換回路を制御する冗長切換制御手段とを備え
た半導体記憶装置において、上記共通データ信号線に直
接接続されたデータ出力手段と、制御コードを記憶して
いるコード切換制御回路と、外部からの指令に基づきコ
ード切換制御回路が活性化されると記憶されているコー
ドに応答して上記共通データ信号線を第１論理レベル源
または第２論理レベル源に接続するコード設定回路とを
備えたことである。
【００１２】
【発明の作用】通常動作時には外部から供給されるアド
レスが不良メモリセルを指定していなければ、データビ
ットが冗長切換回路からデータ出力手段に直接供給さ
れ、不良メモリセルへのアクセス時には冗長データビッ
トが冗長切換回路から直接データ出力手段に供給され
る。
レスが不良メモリセルを指定していなければ、データビ
ットが冗長切換回路からデータ出力手段に直接供給さ
れ、不良メモリセルへのアクセス時には冗長データビッ
トが冗長切換回路から直接データ出力手段に供給され
る。
【００１３】外部から指令があると、コード切換回路は
記憶しているコードに基づきコード設定手段に共通デー
タ信号線上にいずれかの論理レベルを発生させる。
記憶しているコードに基づきコード設定手段に共通デー
タ信号線上にいずれかの論理レベルを発生させる。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係る半導体記憶
装置を示すブロック図である。従来例と同一構成部分は
同一符号で示し説明を省略する。
説明する。図１は本発明の第１実施例に係る半導体記憶
装置を示すブロック図である。従来例と同一構成部分は
同一符号で示し説明を省略する。
【００１５】本実施例が従来例と異なる点は、冗長切換
回路ＳＷからの出力（共通データ信号線）Ｄataiを直
接、出力バッファＢＯに入力しており、その共通データ
信号線Ｄataiと電源電位の間にｐチャンネルトランジス
タＭＰ1，ＭＰ2が基準電位の間にｎチャンネルトランジ
スタＭＮ1，ＭＮ2を接続したことである。コード切換制
御回路Ｔは制御信号線ＮＴ1，ＮＴ2でそれぞれｎチャン
ネルトランジスタＭＮ1，ＭＮ2を制御し、制御信号線Ｎ
Ｔ1，ＮＴ2に接続されたインバータ回路Ｉ1，Ｉ2がｐチ
ャンネルトランジスタＭＰ1，ＭＰ2を制御している。Ｒ
Ｐ1，ＲＰ2，ＲＮ1，ＲＮ2はトランジスタＭＰ1，ＭＰ
2，ＭＮ1，ＭＮ2のドレインを共通データ線に接続する
か、オープンにしておくかを定めるスイッチ素子を示
す。
回路ＳＷからの出力（共通データ信号線）Ｄataiを直
接、出力バッファＢＯに入力しており、その共通データ
信号線Ｄataiと電源電位の間にｐチャンネルトランジス
タＭＰ1，ＭＰ2が基準電位の間にｎチャンネルトランジ
スタＭＮ1，ＭＮ2を接続したことである。コード切換制
御回路Ｔは制御信号線ＮＴ1，ＮＴ2でそれぞれｎチャン
ネルトランジスタＭＮ1，ＭＮ2を制御し、制御信号線Ｎ
Ｔ1，ＮＴ2に接続されたインバータ回路Ｉ1，Ｉ2がｐチ
ャンネルトランジスタＭＰ1，ＭＰ2を制御している。Ｒ
Ｐ1，ＲＰ2，ＲＮ1，ＲＮ2はトランジスタＭＰ1，ＭＰ
2，ＭＮ1，ＭＮ2のドレインを共通データ線に接続する
か、オープンにしておくかを定めるスイッチ素子を示
す。
【００１６】上記トランジスタＭＰ1，ＭＰ2，ＭＮ1，
ＭＮ2及びスイッチ素子ＲＰ1〜ＰＮ2はコード設定回路
１００を構成しており、本実施例に示すコード設定回路
１００では、表１に表されるような動作モードとなる。
すなわち、共通データ信号線Ｄataiに低レベル（Ｌ）を
出力させるためには、ｎチャンネルトランジスタＭＮ
1，ＭＮ2を導通させ、そのスイッチＲＮ1，ＲＮ2を接続
させる。また、高レベル（Ｈ）を出力させるには、ｐチ
ャンネルトランジスタＭＰ1，ＭＰ2を導通させ、そのス
イッチＲＰ1，ＲＰ2スイッチを閉成しておく。制御信号
線ＮＴ1が“Ｈ”の場合と、制御信号線ＮＴ2が“Ｈ”の
場合はそれぞれ異なるコードに対応しており、両方とも
“Ｌ”の場合は通常の読み出しモードであり、メモリセ
ルからのデータが冗長切換回路ＳＷを通して共通データ
信号線Ｄataiに出力される。
ＭＮ2及びスイッチ素子ＲＰ1〜ＰＮ2はコード設定回路
１００を構成しており、本実施例に示すコード設定回路
１００では、表１に表されるような動作モードとなる。
すなわち、共通データ信号線Ｄataiに低レベル（Ｌ）を
出力させるためには、ｎチャンネルトランジスタＭＮ
1，ＭＮ2を導通させ、そのスイッチＲＮ1，ＲＮ2を接続
させる。また、高レベル（Ｈ）を出力させるには、ｐチ
ャンネルトランジスタＭＰ1，ＭＰ2を導通させ、そのス
イッチＲＰ1，ＲＰ2スイッチを閉成しておく。制御信号
線ＮＴ1が“Ｈ”の場合と、制御信号線ＮＴ2が“Ｈ”の
場合はそれぞれ異なるコードに対応しており、両方とも
“Ｌ”の場合は通常の読み出しモードであり、メモリセ
ルからのデータが冗長切換回路ＳＷを通して共通データ
信号線Ｄataiに出力される。
【００１７】
【表１】
【００１８】図３は本発明の第２実施例に係る半導体記
憶装置を示すブロック図である。第１図に示した構成と
おおよそは同じであるが、冗長切換回路ＳＷは冗長アド
レス記憶回路ＭＲで制御される。選択切換段（例えばト
ランスファーゲート）を付加され、さらに冗長情報出力
用テスト回路（ＴＲ）を付加し、その出力によって前述
の選択切換段を制御する冗長切換制御回路ＣＴの動作を
コントロールする。それによって、冗長アドレス記憶回
路ＭＲに記憶されている冗長情報を、冗長情報出力用テ
スト回路ＴＲを活性化させて、冗長切換回路ＳＷを通し
て共通データ信号線Ｄataiへ、さらには、出力端子Ｏi
へ出力させることが可能となる。
憶装置を示すブロック図である。第１図に示した構成と
おおよそは同じであるが、冗長切換回路ＳＷは冗長アド
レス記憶回路ＭＲで制御される。選択切換段（例えばト
ランスファーゲート）を付加され、さらに冗長情報出力
用テスト回路（ＴＲ）を付加し、その出力によって前述
の選択切換段を制御する冗長切換制御回路ＣＴの動作を
コントロールする。それによって、冗長アドレス記憶回
路ＭＲに記憶されている冗長情報を、冗長情報出力用テ
スト回路ＴＲを活性化させて、冗長切換回路ＳＷを通し
て共通データ信号線Ｄataiへ、さらには、出力端子Ｏi
へ出力させることが可能となる。
【００１９】この付加された機能により冗長使用の有無
とその切換アドレスに関する情報を、テストモード中に
比較的容易に得ることができるという点で有効である。
とその切換アドレスに関する情報を、テストモード中に
比較的容易に得ることができるという点で有効である。
【００２０】
【発明の効果】以上説明したように本発明では、通常の
読み出し時に、データビットまたは冗長データビットを
共通データ信号線を介してデータ出力手段に直接供給す
るので、従来、中間バッファで必要であったデータ転送
時間が不要になり約２ナノ秒、データ出力時間が短縮さ
れるという効果を得られる。
読み出し時に、データビットまたは冗長データビットを
共通データ信号線を介してデータ出力手段に直接供給す
るので、従来、中間バッファで必要であったデータ転送
時間が不要になり約２ナノ秒、データ出力時間が短縮さ
れるという効果を得られる。
【図１】本発明の第１実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】本発明の第２実施例を示すブロック図である。
ＣＲ 冗長メモリセルアレイ ＣＭ メインメモリセルアレイ ＤＲ 行方向デコーダ ＤＣ 列方向デコーダ ＳＲ 冗長メモリセル列選択回路 ＳＭ メインメモリセル列選択回路 ＳＡＲ 冗長部センスアンプ ＳＡＭ メイン部センスアンプ ＳＷ 冗長切換回路 Ｔ コード切換制御回路 ＢＯ 出力バッファ Ｏi 出力端子 Ｄatai 共通データ信号線 ＣＴ 冗長切換制御回路 ＭＲ 冗長アドレス記憶回路 ＢＣ コード設定中間バッファ Ｄi 中間バッファ出力データ線 ＭＰ1，ＭＰ2 ｐチャンネルトランジスタ ＭＮ1，ＭＮ2 ｎチャンネルトランジスタ Ｉ1，Ｉ2 インバータ回路 ＲＰ1，ＲＰ2 ｐチャンネルトランジスタ接続スイッチ ＲＮ1，ＲＮ2 Ｎチャンネルトランジスタ接続スイッチ ＮＴ1，ＮＴ2 コード切換信号線 ＴR 冗長情報出力用テスト回路 １００ コード設定回路
Claims (3)
- 【請求項１】 複数のメモリセル列を含む正規メモリセ
ルアレイと、不良メモリセルを含む複数のメモリセル列
と置換可能な冗長メモリセル列と、正規メモリセルアレ
イから読み出されたデータビットの供給される正規セン
スアンプ回路と、冗長メモリセルから読み出された冗長
データビットの供給される冗長センスアンプ回路と、正
規センスアンプ回路から供給されるデータビットと冗長
センスアンプ回路から供給される冗長データビットとを
選択的に共通データ信号線に出力する冗長切換回路と、
外部から供給されるアドレスを記憶している不良メモリ
セルのアドレスと比較して冗長切換回路を制御する冗長
切換制御手段とを備えた半導体記憶装置において、上記
共通データ信号線に直接接続されたデータ出力手段と、
制御コードを記憶しているコード切換制御回路と、外部
からの指令に基づきコード切換制御回路が活性化される
と記憶されているコードに応答して上記共通データ信号
線を第１論理レベル源または第２論理レベル源に接続す
るコード設定回路とを備えたことを特徴とする半導体記
憶装置。 - 【請求項２】 上記コード切換制御回路はマスクロムで
構成されている請求項１記載の半導体記憶装置。 - 【請求項３】 上記コード設定回路はマスクロムの出力
に応答し接地線と共通データ信号線との間に介在するｎ
チャンネルトランジスタとスイッチの直列体と、マスク
ロムの反転出力に応答し電源線と共通データ線との間に
介在するｐチャンネルトランジスタとスイッチの直列体
を含む請求項２記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277189A JP2687785B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体記憶装置 |
| US07/950,503 US5396499A (en) | 1991-09-27 | 1992-09-25 | Semiconductor memory device with redundant memory and floatable data line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277189A JP2687785B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0589698A true JPH0589698A (ja) | 1993-04-09 |
| JP2687785B2 JP2687785B2 (ja) | 1997-12-08 |
Family
ID=17580050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277189A Expired - Fee Related JP2687785B2 (ja) | 1991-09-27 | 1991-09-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5396499A (ja) |
| JP (1) | JP2687785B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8874214B2 (en) | 2006-08-28 | 2014-10-28 | Cardiac Pacemakers, Inc. | Implantable pulse generator with a stacked capacitor, battery, and electronics |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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