JPH0590361A - 半導体チツプ - Google Patents

半導体チツプ

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Publication number
JPH0590361A
JPH0590361A JP3251774A JP25177491A JPH0590361A JP H0590361 A JPH0590361 A JP H0590361A JP 3251774 A JP3251774 A JP 3251774A JP 25177491 A JP25177491 A JP 25177491A JP H0590361 A JPH0590361 A JP H0590361A
Authority
JP
Japan
Prior art keywords
wiring layer
semiconductor chip
reliability
bonding pads
reliability evaluation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3251774A
Other languages
English (en)
Inventor
Akio Yokosara
昭夫 横更
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3251774A priority Critical patent/JPH0590361A/ja
Publication of JPH0590361A publication Critical patent/JPH0590361A/ja
Withdrawn legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/931Shapes of bond pads
    • H10W72/932Plan-view shape, i.e. in top view

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 半導体チップに関し,個々のチップにおいて
信頼性評価が可能となる半導体チップの提供を目的とす
る。 【構成】 素子に接続する実動用配線層1aとその実動用
配線層とは独立した信頼性評価用配線層2を含む半導体
チップ1であって, 信頼性評価用配線層2は複数箇所で
ボンディングパッド3a〜3dに接続している半導体チップ
により構成する。また,前記信頼性評価用配線層2は複
数箇所で引出し配線層により前記ボンディングパッド3a
〜3dに接続されている半導体チップにより構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体チップに関する。
半導体チップには高信頼性と長寿命が要求されている。
そのために,特性に大きな影響を与える半導体チップの
配線層の信頼性を向上させる必要がある。
【0002】
【従来の技術】従来の半導体チップの信頼性保証におい
ては,特定期間の初期及び後期に信頼性を評価できる特
別な半導体チップを製造し,評価することにより,その
特定期間に製造された半導体チップの信頼性を保証して
いた。
【0003】そのため,特定期間中のごく短い時期に突
発的に発生する不良を発見することは困難であった。こ
のことは評価周期を短くすることにより,ある程度避け
られるが,特別な半導体チップの製造が頻繁になり,製
造工程上,また経済的にも困難が伴う。
【0004】
【発明が解決しようとする課題】したがって,現状では
個々の製造ロット単位やウエハー単位での信頼性保証が
極めて困難である。
【0005】本発明は上記の問題に鑑み,製造ロット単
位やウエハー単位での半導体チップの信頼性を保証する
ことを目的とする。
【0006】
【課題を解決するための手段】図1,図2は,それぞ
れ,第1の実施例を示す平面図,第2の実施例を示す平
面図ある。
【0007】上記課題は,素子に接続する実動用配線層
1aと該実動用配線層1aとは独立した信頼性評価用配線層
2を含む半導体チップ1であって, 該信頼性評価用配線
層2は複数箇所でボンディングパッド3a〜3dに接続して
いる半導体チップによって解決される。
【0008】また,前記信頼性評価用配線層2は複数箇
所で引出し配線層4a〜4dにより前記ボンディングパッド
3a〜3dに接続されている半導体チップによって解決され
る。
【0009】
【作用】本発明の半導体チップでは,素子に接続する実
動用配線層1aとは独立した信頼性評価用配線層2が含ま
れているので,任意の製造ロット,ウエハーで,また,
チップで任意の時期に信頼性の評価を行うことができ
る。
【0010】信頼性評価用配線層2は複数箇所でボンデ
ィングパッド3a〜3dに接続しているので,ボンディング
パッド3a〜3dを外部の測定系と接続することにより,信
頼性評価を行うことができる。
【0011】また,信頼性評価用配線層2が微細な場合
は,ボンディングパッド3a〜3dに接続する引出し配線層
4a〜4dを予め設けておくことにより,信頼性評価を容易
に行うことができる。
【0012】なお,信頼性評価用配線層2は素子に接続
する実動用配線層1aから独立しているので,素子の実動
を阻害することはない。
【0013】
【実施例】配線層の信頼性は一般にエレクトロマイグレ
ーションで評価できるので,信頼性評価用配線層として
エレクトロマイグレーション評価用配線層を形成したチ
ップについて説明する。
【0014】図1は第1の実施例を示す平面図であり,
1は半導体チップ,1aは実動配線層,2はエレクトロマ
イグレーション評価用配線層,3a〜3dはボンディングパ
ッドを表す。表面は保護膜で覆われているが,ボンディ
ングパッド3a〜3dの部分だけが露出している。
【0015】エレクトロマイグレーション評価用配線層
2は実動配線層1aを形成する際,いっしょに形成する。
エレクトロマイグレーション評価用配線層2は実動配線
層1aとは電気的に独立していて,両端にボンディングパ
ッド3a, 3dに接続する腕と,内側にボンディングパッド3
b, 3cに接続する腕を持っている。
【0016】エレクトロマイグレーションを評価する時
は,ボンディングパッド3a〜3dと測定系の端子をワイヤ
ボンディングする。両端のボンディングパッド3a, 3dは
電流源に接続してエレクトロマイグレーション評価用配
線層2に電流を流し,内側のボンディングパッド3b, 3c
は電圧計に接続する。そしてエレクトロマイグレーショ
ン評価用配線層2の抵抗(R=V/A)を測定し,その
時間的変化から配線層の信頼性を評価する。
【0017】図2は第2の実施例を示す平面図であり,
1は半導体チップ,1aは実動配線層,2はエレクトロマ
イグレーション評価用配線層,3a〜3dはボンディングパ
ッド, 4a〜4dは引出し配線層を表す。
【0018】この例はエレクトロマイグレーション評価
用配線層2が微細で,そこに直接ボンディングパッドを
形成することが困難な場合である。この場合は,引出し
配線層4a〜4dにより,エレクトロマイグレーション評価
用配線層2の電流供給端と電圧測定端をボンディングパ
ッド3a〜3dに接続する。
【0019】引出し配線層4a〜4dは,実動配線層1aやエ
レクトロマイグレーション評価用配線層2の形成と同様
の方法により作製することができる。エレクトロマイグ
レーション評価用配線層2や引出し配線層4a〜4dの形成
は,実動配線層1aの形成時にいっしょに形成することが
できるから,特にそのための工数の増加を必要としな
い。
【0020】また,エレクトロマイグレーション評価用
配線層2形成のために半導体チップ内の領域が費やされ
るとしても,それは極くわずかの領域でよい。エレクト
ロマイグレーション評価用配線層2の形成された半導体
チップを採用することにより,個々の製造ロット単位,
ウエハー単位,チップ単位でエレクトロマイグレーショ
ン評価を行うことができる。
【0021】
【発明の効果】以上説明したように,本発明によれば,
個々の製造ロット単位,ウエハー単位,チップ単位で信
頼性評価が可能となり,個々のチップの信頼性を保証す
ることが可能となる。
【0022】本発明は,特に,高信頼性を要する半導体
チップにおいて大きな効果を奏するものである。
【図面の簡単な説明】
【図1】第1の実施例を示す平面図である。
【図2】第2の実施例を示す平面図である。
【符号の説明】
1は半導体チップ 1aは実動用配線層 2は信頼性評価用配線層であってエレクトロマイグレー
ション評価用配線層 3a〜3dはボンディングパッド 4a〜4dは引出し配線層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 素子に接続する実動用配線層(1a)と該実
    動用配線層(1a)とは独立した信頼性評価用配線層(2) を
    含む半導体チップ(1) であって, 該信頼性評価用配線層(2) は複数箇所でボンディングパ
    ッド(3a 〜3d) に接続していることを特徴とする半導体
    チップ。
  2. 【請求項2】 前記信頼性評価用配線層(2) は複数箇所
    で引出し配線層(4a〜4d) により前記ボンディングパッ
    ド(3a 〜3d) に接続されていることを特徴とする請求項
    1記載の半導体チップ。
JP3251774A 1991-09-30 1991-09-30 半導体チツプ Withdrawn JPH0590361A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3251774A JPH0590361A (ja) 1991-09-30 1991-09-30 半導体チツプ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3251774A JPH0590361A (ja) 1991-09-30 1991-09-30 半導体チツプ

Publications (1)

Publication Number Publication Date
JPH0590361A true JPH0590361A (ja) 1993-04-09

Family

ID=17227724

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3251774A Withdrawn JPH0590361A (ja) 1991-09-30 1991-09-30 半導体チツプ

Country Status (1)

Country Link
JP (1) JPH0590361A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148503B2 (en) * 2000-10-05 2006-12-12 Matsushita Electric Industrial Co., Ltd. Semiconductor device, function setting method thereof, and evaluation method thereof

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148503B2 (en) * 2000-10-05 2006-12-12 Matsushita Electric Industrial Co., Ltd. Semiconductor device, function setting method thereof, and evaluation method thereof

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Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19981203