JPH0590476A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0590476A JPH0590476A JP3251501A JP25150191A JPH0590476A JP H0590476 A JPH0590476 A JP H0590476A JP 3251501 A JP3251501 A JP 3251501A JP 25150191 A JP25150191 A JP 25150191A JP H0590476 A JPH0590476 A JP H0590476A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit chip
- semiconductor integrated
- semiconductor device
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、高集積化・高精細化により、高精細
で多ピンのリードフレームを必要とする半導体集積回路
チップを容易に実装でき、また信頼性にも優れた半導体
装置を提供することを目的とする。 【構成】半導体集積回路チップが、リードフレームの複
数のリードに対して直接的または間接的に固定され、前
記半導体集積回路チップ中の端子と前記リードとが、所
定の対応関係を有して電気的接続されてなる半導体装置
において、前記半導体集積回路チップが、真空蒸着法に
よる金属膜からなる中継リードを有するガラス基板を介
して、前記リードフレームのアイランド上に実装されて
いることを特徴とする半導体装置。
で多ピンのリードフレームを必要とする半導体集積回路
チップを容易に実装でき、また信頼性にも優れた半導体
装置を提供することを目的とする。 【構成】半導体集積回路チップが、リードフレームの複
数のリードに対して直接的または間接的に固定され、前
記半導体集積回路チップ中の端子と前記リードとが、所
定の対応関係を有して電気的接続されてなる半導体装置
において、前記半導体集積回路チップが、真空蒸着法に
よる金属膜からなる中継リードを有するガラス基板を介
して、前記リードフレームのアイランド上に実装されて
いることを特徴とする半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ、ＬＳＩ等の半導
体集積回路チップの実装に用いられる半導体装置に関す
るものである。
体集積回路チップの実装に用いられる半導体装置に関す
るものである。
【０００２】
【従来の技術】従来の半導体装置は、ＩＣ、ＬＳＩ等の
半導体集積回路チップをリードフレームの一セクション
の中心部に固定し、ワイヤボンディングによってインナ
ーリードと半導体集積回路チップとを接続した後、樹脂
封止をした構成であった。そして前記リードフレームの
なかには、一ユニットの中心部にフレームから伸延した
支持部によって懸吊されたアイランドを有しているもの
もかなりの割合を占めており、このとき半導体集積回路
チップはこのアイランド上に固定されている。
半導体集積回路チップをリードフレームの一セクション
の中心部に固定し、ワイヤボンディングによってインナ
ーリードと半導体集積回路チップとを接続した後、樹脂
封止をした構成であった。そして前記リードフレームの
なかには、一ユニットの中心部にフレームから伸延した
支持部によって懸吊されたアイランドを有しているもの
もかなりの割合を占めており、このとき半導体集積回路
チップはこのアイランド上に固定されている。
【０００３】ところで、ＩＣ、ＬＳＩ等の半導体集積回
路チップが高集積化・高精細化が進行する中で、従来の
半導体装置ではリードフレームのリードの数が増え、ま
たリードピッチが狭小となることに伴い、前記半導体集
積回路チップの実装や電気的接続が次第に困難となりつ
つある。また、これらに用いられるリードフレーム材料
であるＦｅ−Ｎｉ系合金や、Ｆｅ−Ｎｉ−Ｃｏ系合金、
あるいはＣｕ系合金の場合、実装される半導体集積回路
チップとの熱膨張係数の差が極めて大きいために、使用
中の発熱の際に発生する応力により半導体集積回路チッ
プにクラック等が発生するという不具合が起きてしま
い、信頼性の高い半導体装置を得ることが非常に困難と
なってきている。
路チップが高集積化・高精細化が進行する中で、従来の
半導体装置ではリードフレームのリードの数が増え、ま
たリードピッチが狭小となることに伴い、前記半導体集
積回路チップの実装や電気的接続が次第に困難となりつ
つある。また、これらに用いられるリードフレーム材料
であるＦｅ−Ｎｉ系合金や、Ｆｅ−Ｎｉ−Ｃｏ系合金、
あるいはＣｕ系合金の場合、実装される半導体集積回路
チップとの熱膨張係数の差が極めて大きいために、使用
中の発熱の際に発生する応力により半導体集積回路チッ
プにクラック等が発生するという不具合が起きてしま
い、信頼性の高い半導体装置を得ることが非常に困難と
なってきている。
【０００４】
【発明が解決しようとする課題】本発明は、上記従来の
問題に鑑みなされたものであり、リードフレームの多ピ
ン化・高精細化に対応し、半導体集積回路チップの実装
が容易で、クラック等の問題もなく信頼性の高い半導体
装置を得ることを課題とするものである。
問題に鑑みなされたものであり、リードフレームの多ピ
ン化・高精細化に対応し、半導体集積回路チップの実装
が容易で、クラック等の問題もなく信頼性の高い半導体
装置を得ることを課題とするものである。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に本発明が提供する手段とは、すなわち、半導体集積回
路チップがリードフレームの複数のリードに対して直接
的または間接的に固定され、前記半導体集積回路チップ
中の端子と前記リードとが所定の対応関係を有して電気
的接続されてなる半導体装置において、前記半導体集積
回路チップが、真空蒸着法による金属膜からなる中継リ
ードを有するガラス基板を介して、前記リードフレーム
のアイランド上に実装されていることを特徴とする半導
体装置を提供することである。このとき、前記中継リー
ドはガラス基板上で配線回路の役割を果たすものであ
り、使用する金属としては、良導体であり真空蒸着法を
適用できるものであればよく、例えば金・銅等が挙げら
れる。
に本発明が提供する手段とは、すなわち、半導体集積回
路チップがリードフレームの複数のリードに対して直接
的または間接的に固定され、前記半導体集積回路チップ
中の端子と前記リードとが所定の対応関係を有して電気
的接続されてなる半導体装置において、前記半導体集積
回路チップが、真空蒸着法による金属膜からなる中継リ
ードを有するガラス基板を介して、前記リードフレーム
のアイランド上に実装されていることを特徴とする半導
体装置を提供することである。このとき、前記中継リー
ドはガラス基板上で配線回路の役割を果たすものであ
り、使用する金属としては、良導体であり真空蒸着法を
適用できるものであればよく、例えば金・銅等が挙げら
れる。
【０００６】
【作用】本発明によると、半導体集積回路チップをリー
ドフレームのアイランドに実装する際に、真空蒸着法に
よる金属膜からなる中継リードを有するガラス基板を介
して施している。ガラス基板の表面上に膜（好ましくは
薄膜）による高精細なパターンを形成することが出来る
が、この高精細な膜パターンの材質として良導体である
金属、例えば金・銅等を用いると、パターン間は絶縁体
である前記ガラス基板、およびパッケージングに使用さ
れる絶縁体としての樹脂やセラミックスによって絶縁さ
れるため、本パターンは配線回路として利用できる。
ドフレームのアイランドに実装する際に、真空蒸着法に
よる金属膜からなる中継リードを有するガラス基板を介
して施している。ガラス基板の表面上に膜（好ましくは
薄膜）による高精細なパターンを形成することが出来る
が、この高精細な膜パターンの材質として良導体である
金属、例えば金・銅等を用いると、パターン間は絶縁体
である前記ガラス基板、およびパッケージングに使用さ
れる絶縁体としての樹脂やセラミックスによって絶縁さ
れるため、本パターンは配線回路として利用できる。
【０００７】さらに、真空蒸着法による金属膜を前記配
線回路として利用した場合は、前記ガラス基板への付着
力が強力であり、またボンディング性に関しても優れた
ものが得られる。また前記ガラス基板と半導体集積回路
チップとの間の熱膨張係数の差は同じ程度であるため
に、前記従来の技術で問題であった使用中の発熱に伴う
膨張の違いから発生する応力による半導体集積回路チッ
プのクラック等が極めて発生しにくくなる。
線回路として利用した場合は、前記ガラス基板への付着
力が強力であり、またボンディング性に関しても優れた
ものが得られる。また前記ガラス基板と半導体集積回路
チップとの間の熱膨張係数の差は同じ程度であるため
に、前記従来の技術で問題であった使用中の発熱に伴う
膨張の違いから発生する応力による半導体集積回路チッ
プのクラック等が極めて発生しにくくなる。
【０００８】以下に図面と実施例に基いて本発明をより
詳細に説明するが、これによって本発明が限定されるも
のではない。
詳細に説明するが、これによって本発明が限定されるも
のではない。
【０００９】
【実施例】＜実施例１＞図１に本発明の一実施例を示
す。ガラス基板５の実装表面上に、真空蒸着法により金
を１５００Åの厚さに成膜する。次いで、レジスト（東
京応化工業（株）製 ネガ型レジスト、商品名：ＰＭＥ
Ｒ）を塗布し、所望のパターンを有するマスクを用いて
選択的に露光、現像を行い、しかる後にエッチングを施
してガラス基板５上に中継リード３を得た。次いで、所
望する寸法形状に断裁してから、ＩＣチップ１とガラス
基板５上の中継リード３とを金バンプ２を用いて電気的
接続を施す。しかる後にリードフレーム６のアイランド
７上に導電性ペースト８（東洋インキ製造（株）製、商
品名：レックスボンドＳ−６００）を用いてダイボンデ
ィングを施した。
す。ガラス基板５の実装表面上に、真空蒸着法により金
を１５００Åの厚さに成膜する。次いで、レジスト（東
京応化工業（株）製 ネガ型レジスト、商品名：ＰＭＥ
Ｒ）を塗布し、所望のパターンを有するマスクを用いて
選択的に露光、現像を行い、しかる後にエッチングを施
してガラス基板５上に中継リード３を得た。次いで、所
望する寸法形状に断裁してから、ＩＣチップ１とガラス
基板５上の中継リード３とを金バンプ２を用いて電気的
接続を施す。しかる後にリードフレーム６のアイランド
７上に導電性ペースト８（東洋インキ製造（株）製、商
品名：レックスボンドＳ−６００）を用いてダイボンデ
ィングを施した。
【００１０】その後、リードフレーム６のインナーリー
ド部と前記中継リード３とをワイヤーボンディング４で
電気的接続をする。最後に、これを封止樹脂９を用いて
モールド処理することにより半導体集積回路チップの実
装を行なった。これにより多ピン化に対応し、またクラ
ック等が極めて発生しにくく信頼性も高い半導体装置を
得ることができた。
ド部と前記中継リード３とをワイヤーボンディング４で
電気的接続をする。最後に、これを封止樹脂９を用いて
モールド処理することにより半導体集積回路チップの実
装を行なった。これにより多ピン化に対応し、またクラ
ック等が極めて発生しにくく信頼性も高い半導体装置を
得ることができた。
【００１１】尚、本実施例中でガラス基板５を所望する
寸法形状に断裁する工程は、実装表面上に有する中継リ
ード３とＩＣチップ１とを、金バンプ２による電気的接
続を施した後に実施することも可能である。また、ガラ
ス基板５上の中継リード３となる蒸着膜は、前記のよう
に金に限らず、銅やその他の金属を用いることも可能で
ある。
寸法形状に断裁する工程は、実装表面上に有する中継リ
ード３とＩＣチップ１とを、金バンプ２による電気的接
続を施した後に実施することも可能である。また、ガラ
ス基板５上の中継リード３となる蒸着膜は、前記のよう
に金に限らず、銅やその他の金属を用いることも可能で
ある。
【００１２】＜実施例２＞前記実施例１のガラス基板５
上に真空蒸着法により金を成膜させる際に、ガラス基板
５の成膜面に所望するパターンのマスクを設けておくこ
とにより、金の薄膜を前記プロセス（いわゆるフォトリ
ソグラフィー）によることなしに、直ちにパターニング
された金の薄膜からなる中継リード３を得ることによ
り、実施例１と同様な半導体装置を提供する事ができ
た。
上に真空蒸着法により金を成膜させる際に、ガラス基板
５の成膜面に所望するパターンのマスクを設けておくこ
とにより、金の薄膜を前記プロセス（いわゆるフォトリ
ソグラフィー）によることなしに、直ちにパターニング
された金の薄膜からなる中継リード３を得ることによ
り、実施例１と同様な半導体装置を提供する事ができ
た。
【００１３】
【発明の効果】以上に説明したように本発明によると、
リードフレームのアイランド上へ、金属蒸着膜からなる
中継リードを有したガラス基板を介して、半導体集積回
路チップを実装する。このため中継リードは高精細パタ
ーンとすることができる。またボンディング強度に優
れ、そしてボンディングの際の位置制御をガラス基板の
背面側から観察しつつ行えることから、特にバンプによ
るボンディンクには好適となり、高集積化・高精細化の
半導体装置への対応が容易である。さらに、このガラス
基板は半導体集積回路チップとの熱膨張係数が同等であ
るために、使用中の発熱による余分な応力の発生が従来
と比較して大きく緩和され、半導体集積回路チップのク
ラックの発生を極めて効果的に防止する事が可能であ
り、こういった面での信頼性が飛躍的に高まった半導体
装置を容易に得ることが出来た。
リードフレームのアイランド上へ、金属蒸着膜からなる
中継リードを有したガラス基板を介して、半導体集積回
路チップを実装する。このため中継リードは高精細パタ
ーンとすることができる。またボンディング強度に優
れ、そしてボンディングの際の位置制御をガラス基板の
背面側から観察しつつ行えることから、特にバンプによ
るボンディンクには好適となり、高集積化・高精細化の
半導体装置への対応が容易である。さらに、このガラス
基板は半導体集積回路チップとの熱膨張係数が同等であ
るために、使用中の発熱による余分な応力の発生が従来
と比較して大きく緩和され、半導体集積回路チップのク
ラックの発生を極めて効果的に防止する事が可能であ
り、こういった面での信頼性が飛躍的に高まった半導体
装置を容易に得ることが出来た。
【００１４】
【図１】本発明の一実施例に係わる半導体装置を示す断
面図である。
面図である。
１・・・ＩＣチップ ２・・・金バンプ ３・・・中継リード ４・・・ワイヤボンディング ５・・・ガラス基板 ６・・・リードフレーム ７・・・アイランド ８・・・導電性ペースト ９・・・封止樹脂
Claims (1)
- 【請求項１】半導体集積回路チップがリードフレームの
複数のリードに対して直接的または間接的に固定され、
該半導体集積回路チップ中の端子と該リードとが所定の
対応関係を有して電気的接続されてなる半導体装置にお
いて、該半導体集積回路チップが、真空蒸着法による金
属膜からなる中継リードを有するガラス基板を介して、
該リードフレームのアイランド上に実装されていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251501A JPH0590476A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251501A JPH0590476A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590476A true JPH0590476A (ja) | 1993-04-09 |
Family
ID=17223750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3251501A Pending JPH0590476A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590476A (ja) |
-
1991
- 1991-09-30 JP JP3251501A patent/JPH0590476A/ja active Pending
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