JPH0448277A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0448277A JPH0448277A JP2157303A JP15730390A JPH0448277A JP H0448277 A JPH0448277 A JP H0448277A JP 2157303 A JP2157303 A JP 2157303A JP 15730390 A JP15730390 A JP 15730390A JP H0448277 A JPH0448277 A JP H0448277A
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- Japan
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- buffer
- circuit
- state output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000872 buffer Substances 0.000 claims abstract description 64
- 230000005856 abnormality Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 3
- 238000000691 measurement method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体集積回路に間し、特に集積回路中のプル
アップ又はプルダウン抵抗付の３ステート出力バッファ
及びＩ／Ｏバッファにおけるトランジスタの故障を効率
的に測定するのが困難な大規模集積回路に関する。
アップ又はプルダウン抵抗付の３ステート出力バッファ
及びＩ／Ｏバッファにおけるトランジスタの故障を効率
的に測定するのが困難な大規模集積回路に関する。
〔従来の技術］
従来の半導体集積回路では、プルアップ又はプルダウン
抵抗付の３ステート出力バッファ及び工／Ｏバッファに
おけるトランジスタのリークの故障は、通常の機能テス
トでは発見できず、静消費電流のテストにおいて発見さ
れる場合もある。
抵抗付の３ステート出力バッファ及び工／Ｏバッファに
おけるトランジスタのリークの故障は、通常の機能テス
トでは発見できず、静消費電流のテストにおいて発見さ
れる場合もある。
第４図は従来の例を示す回路図である。第４図（ａ）に
おいて、４１は３ステート出力バッファ及びＩ／Ｏバッ
ファであり、４２はプルアップ抵抗、４５．４６は電源
端子である。第４図（ａ）において、ＰチャネルＭＯ５
トランジスタが常時ＯＮになってしまう故障の場合を考
える。この場合、Ｐチャネル側は、プルアップ抵抗４２
が付いているため、通常の機能テストでは、故障を発見
できない。このバッファ４１が出力″′Ｌ”になると、
プルアップ抵抗４２を流れる電流よりも大きな貫通電流
が流れるため故障を発見することは可能だが、測定方法
によっては発見できない場合があるために、必ずしも有
効ではない。
おいて、４１は３ステート出力バッファ及びＩ／Ｏバッ
ファであり、４２はプルアップ抵抗、４５．４６は電源
端子である。第４図（ａ）において、ＰチャネルＭＯ５
トランジスタが常時ＯＮになってしまう故障の場合を考
える。この場合、Ｐチャネル側は、プルアップ抵抗４２
が付いているため、通常の機能テストでは、故障を発見
できない。このバッファ４１が出力″′Ｌ”になると、
プルアップ抵抗４２を流れる電流よりも大きな貫通電流
が流れるため故障を発見することは可能だが、測定方法
によっては発見できない場合があるために、必ずしも有
効ではない。
第４図（ｂ）において、４３は３ステート出力バッファ
及びＩ／Ｏバッファ、４４はプルダウン抵抗、４７は電
源端子である。第４図（ｂ）において、ＮチャネルＭＯ
Ｓトランジスタが常時ＯＮＬ、てしまうような故障も、
同様に、Ｎチャネル側にプルダウン抵抗４４が付いてい
るため、故障を発見できない場合がある。
及びＩ／Ｏバッファ、４４はプルダウン抵抗、４７は電
源端子である。第４図（ｂ）において、ＮチャネルＭＯ
Ｓトランジスタが常時ＯＮＬ、てしまうような故障も、
同様に、Ｎチャネル側にプルダウン抵抗４４が付いてい
るため、故障を発見できない場合がある。
この従来の半導体集積回路では集積回路内のプルアップ
又はプルダウン抵抗付３ステート出力バッファ及びＩ／
Ｏバッファの抵抗が付いている側のトランジスタの故障
が、測定方法によっては発見できないという問題点があ
った。
又はプルダウン抵抗付３ステート出力バッファ及びＩ／
Ｏバッファの抵抗が付いている側のトランジスタの故障
が、測定方法によっては発見できないという問題点があ
った。
本発明の目的は、プルアップ又はプルダウンされた側の
トランジスタの故障を効率よく、かつ漏れなく発見する
ことができる半導体集積回路を提供することにある。
トランジスタの故障を効率よく、かつ漏れなく発見する
ことができる半導体集積回路を提供することにある。
［課題を解決するための手段］
前記目的を達成するため、本発明に係る半導体集積回路
においては、強制反転回路を有する半導体集積回路であ
って、 強制反転回路は、半導体集積回路中の任意のプルアップ
又はプルダウン抵抗付の３ステート出力バッファ及びＩ
／Ｏバッファのプルアップ又はプルダウンのレベルを、
制御信号により強制的に反転させるものである。
においては、強制反転回路を有する半導体集積回路であ
って、 強制反転回路は、半導体集積回路中の任意のプルアップ
又はプルダウン抵抗付の３ステート出力バッファ及びＩ
／Ｏバッファのプルアップ又はプルダウンのレベルを、
制御信号により強制的に反転させるものである。
本発明は、任意のプルアップ又はプルダウン抵抗付の３
ステート出力バッファ及びＩ／Ｏバッファにおいて、制
御信号によりプルダウン又はプルアップのレベルを強制
的に反転させて、プルアップ又はプルダウンされた側の
トランジスタの故障を発見するものである。
ステート出力バッファ及びＩ／Ｏバッファにおいて、制
御信号によりプルダウン又はプルアップのレベルを強制
的に反転させて、プルアップ又はプルダウンされた側の
トランジスタの故障を発見するものである。
次に、本発明について図面を参照して説明する。
（実施例１）
第１図は本発明をプルアップ抵抗付の３ステート出力バ
ッファ及びＩ／Ｏバッファに適用した例を示す回路図で
ある。
ッファ及びＩ／Ｏバッファに適用した例を示す回路図で
ある。
第１図（ａ）において、３ステート出力バッファ及びＩ
／ＯバッファｌにはＡＮＤ回路３ａがプルアップ抵抗４
ａを介して接続され、ＡＮＤ回路３ａの入力側に電源端
子１１と制御端子２とが接続されている。５は３ステー
ト呂カバッファ及びＩ／Ｏバッファｌの出力端子である
。第１図（ｂ）は第１図（ａ）の３ステート出力バッフ
ァ及びＩ／Ｏバッファｌ及びＡＮＤ回路３ａの出力部分
を具体的に示したもので、６は３ステート呂カバッファ
及びＩ／Ｏバッファの出力部分、７ａはＡＮＤ回路の出
力部分、８ａはプルアップ抵抗、９は出力端子、１２．
１３は電源端子である。
／ＯバッファｌにはＡＮＤ回路３ａがプルアップ抵抗４
ａを介して接続され、ＡＮＤ回路３ａの入力側に電源端
子１１と制御端子２とが接続されている。５は３ステー
ト呂カバッファ及びＩ／Ｏバッファｌの出力端子である
。第１図（ｂ）は第１図（ａ）の３ステート出力バッフ
ァ及びＩ／Ｏバッファｌ及びＡＮＤ回路３ａの出力部分
を具体的に示したもので、６は３ステート呂カバッファ
及びＩ／Ｏバッファの出力部分、７ａはＡＮＤ回路の出
力部分、８ａはプルアップ抵抗、９は出力端子、１２．
１３は電源端子である。
実施例において、ＡＮＤ回路３ａの入力側に設けた制＃
端子２が“Ｈ“レベルの場合には、３ステート出力バッ
ファ及びＩ／Ｏバッファｌは通常動作を示す。ここで、
ＰチャネルＭＯＳトランジスタが常時ＯＮシてしまう故
障を考える。この場合、通常の機能テストでは、故障は
発見できない。３ステート出力バッファ及びＩ／Ｏバッ
ファｌがＨｉ−Ｚ状態でも同様である。しかし、このＨ
ｉ−Ｚ状態において、制御端子２を“Ｌ“レベルにする
と、ＡＮＤ回路３ａの出力は“Ｌ“に固定されるので、
上述の故障がある場合には、故障時の電流／Ｏａが、３
ステート出力バッファ及びＩ／Ｏバッファｌの出力部分
６のうちＰチャネルＭＯＳトランジスタ及びプルアップ
抵抗８ａ並びにＡＮＤ回路３ａの出力部分７ａのうちＮ
チャネルＭＯ５トランジスタによる回路に流れるため、
電源電流異常として故障検出が可能である。
端子２が“Ｈ“レベルの場合には、３ステート出力バッ
ファ及びＩ／Ｏバッファｌは通常動作を示す。ここで、
ＰチャネルＭＯＳトランジスタが常時ＯＮシてしまう故
障を考える。この場合、通常の機能テストでは、故障は
発見できない。３ステート出力バッファ及びＩ／Ｏバッ
ファｌがＨｉ−Ｚ状態でも同様である。しかし、このＨ
ｉ−Ｚ状態において、制御端子２を“Ｌ“レベルにする
と、ＡＮＤ回路３ａの出力は“Ｌ“に固定されるので、
上述の故障がある場合には、故障時の電流／Ｏａが、３
ステート出力バッファ及びＩ／Ｏバッファｌの出力部分
６のうちＰチャネルＭＯＳトランジスタ及びプルアップ
抵抗８ａ並びにＡＮＤ回路３ａの出力部分７ａのうちＮ
チャネルＭＯ５トランジスタによる回路に流れるため、
電源電流異常として故障検出が可能である。
第２図は本発明をプルダウン抵抗付の３ステート出力バ
ッファ及びＩ／Ｏバッファに適用した例である。第２図
（ａ）において、３ステート出力バッファ及びＩ／Ｏバ
ッファ１にはＯＲ回路３ｂがプルダウン抵抗４ｂを介し
て接続され、ＯＲ回路３ｂの一方の入力端が接地され、
他方の入力端に制御端子２が接続されている。第２図（
ｂ）は第２図（ａ）の３ステート出力バッファ及びＩ／
Ｏバッファ１の出力部分６及びＯＲ回路３ｂの出力部分
７ｂを具体的に示すもので、８ｂはプルダウン抵抗であ
り、９は出力端子、１１．１２は電源端子である。第２
図（ａ）の制御端子２が気Ｌｎレベルの場合には、３ス
テート出力バッファ及びＩ／Ｏバッファｌは通常動作を
示す。ここで、ＮチャネルＭＯＳトランジスタが常時Ｏ
ＮＬ、てしまう故障を考える。上述の場合と同様に、３
ステート出力バッファ及びＩ／Ｏバッファ１が旧−Ｚ状
態において、制御端子２を“Ｈ“レベルにすると、ＯＲ
回路３ｂの出力は６Ｈ“レベルに固定されるので、Ｎチ
ャネルＭＯ５トランジスタが常時ＯＮｔ、てしまう場合
には、故障時の電流／Ｏｂが、３ステート出力バッファ
及びＩ／Ｏバッファ１の出力部分６のうちＮチャネルＭ
ＯＳトランジスタ並びプルダウン抵抗８ｂ並びにＯＲ回
路７ｂのＰチャネルＭＯＳトランジスタによる回路に流
れるため、電源電流異常として、故障の発見が可能とな
る。
ッファ及びＩ／Ｏバッファに適用した例である。第２図
（ａ）において、３ステート出力バッファ及びＩ／Ｏバ
ッファ１にはＯＲ回路３ｂがプルダウン抵抗４ｂを介し
て接続され、ＯＲ回路３ｂの一方の入力端が接地され、
他方の入力端に制御端子２が接続されている。第２図（
ｂ）は第２図（ａ）の３ステート出力バッファ及びＩ／
Ｏバッファ１の出力部分６及びＯＲ回路３ｂの出力部分
７ｂを具体的に示すもので、８ｂはプルダウン抵抗であ
り、９は出力端子、１１．１２は電源端子である。第２
図（ａ）の制御端子２が気Ｌｎレベルの場合には、３ス
テート出力バッファ及びＩ／Ｏバッファｌは通常動作を
示す。ここで、ＮチャネルＭＯＳトランジスタが常時Ｏ
ＮＬ、てしまう故障を考える。上述の場合と同様に、３
ステート出力バッファ及びＩ／Ｏバッファ１が旧−Ｚ状
態において、制御端子２を“Ｈ“レベルにすると、ＯＲ
回路３ｂの出力は６Ｈ“レベルに固定されるので、Ｎチ
ャネルＭＯ５トランジスタが常時ＯＮｔ、てしまう場合
には、故障時の電流／Ｏｂが、３ステート出力バッファ
及びＩ／Ｏバッファ１の出力部分６のうちＮチャネルＭ
ＯＳトランジスタ並びプルダウン抵抗８ｂ並びにＯＲ回
路７ｂのＰチャネルＭＯＳトランジスタによる回路に流
れるため、電源電流異常として、故障の発見が可能とな
る。
（実施例２）
第３図は本発明の実施例２の回路図である。
図において、２０．２１は３ステート出力バッファ及び
Ｉ／Ｏバッファ、２２はプルアップ抵抗、２３はプルダ
ウン抵抗、２４〜２７はトランスファーゲート、２８、
２９は出力端子、３０は制御端子、３１．３２は電源端
子である。
Ｉ／Ｏバッファ、２２はプルアップ抵抗、２３はプルダ
ウン抵抗、２４〜２７はトランスファーゲート、２８、
２９は出力端子、３０は制御端子、３１．３２は電源端
子である。
この例では制御端子３０が“Ｌ“レベルの場合、方のト
ランスファーゲート２４．２７はＯＮＬ、他方のトラン
スファーゲート２５，２６はＯＦＦとなるので、通常動
作を示す。
ランスファーゲート２４．２７はＯＮＬ、他方のトラン
スファーゲート２５，２６はＯＦＦとなるので、通常動
作を示す。
次に、制御端子３０を“Ｈ“レベルにすると、トランス
ファーゲート２４はＯＦＦ Ｌ、トランスファーゲート
２５はＯＮとなるので、プルアップ抵抗３はプルダウン
と等価になる。同様に、トランスファーゲート２７はＯ
ＦＦ Ｌ、トランスファーゲート２６はＯＮとなるので
、プルダウン抵抗２３はプルアップと等価になる。従っ
て、３ステート出力バッファ及びＴ／Ｏバッファ２０の
ＰチャネルＭＯＳトランジスタ、３ステート出力バッフ
ァ及びＴ／Ｏバッファ２１のＮチャネルＭＯ５トランジ
スタが常時ＯＮとなってしまう故障の場合、それぞれの
抵抗２２．２３を通して電流が流れるため、電源電流異
常として故障検出が可能となる。
ファーゲート２４はＯＦＦ Ｌ、トランスファーゲート
２５はＯＮとなるので、プルアップ抵抗３はプルダウン
と等価になる。同様に、トランスファーゲート２７はＯ
ＦＦ Ｌ、トランスファーゲート２６はＯＮとなるので
、プルダウン抵抗２３はプルアップと等価になる。従っ
て、３ステート出力バッファ及びＴ／Ｏバッファ２０の
ＰチャネルＭＯＳトランジスタ、３ステート出力バッフ
ァ及びＴ／Ｏバッファ２１のＮチャネルＭＯ５トランジ
スタが常時ＯＮとなってしまう故障の場合、それぞれの
抵抗２２．２３を通して電流が流れるため、電源電流異
常として故障検出が可能となる。
以上説明したように本発明は、論理回路を含む半導体集
積回路において、任意のプルアップ又はプルダウン抵抗
付３ステート出力バッファ及び１／Ｏバッファのプルア
ップ又はプルダウンのレベルを、制御信号により強制的
に反転できることにより、プルアップ又はプルダウンさ
れた側のトランジスタの故障を効率よく、漏れなく発見
することができるという効果を有する。
積回路において、任意のプルアップ又はプルダウン抵抗
付３ステート出力バッファ及び１／Ｏバッファのプルア
ップ又はプルダウンのレベルを、制御信号により強制的
に反転できることにより、プルアップ又はプルダウンさ
れた側のトランジスタの故障を効率よく、漏れなく発見
することができるという効果を有する。
第１図（ａ）、 （ｂ）は本発明をプルアップ抵抗付の
バッファに適用した例を示す回路図、第２図（ａ）、
（ｂ）は本発明をプルダウン抵抗付のバッファに適用し
た例を示す回路図、第３図は本発明の実施例２を示す回
路図、第４図（ａ）、 （ｂ）は従来例を示す回路図で
ある。 １・・・３ステート出力バッファ及びＩ／Ｏバッファ２
・・・制御端子 ３ａ・・・ＡＮＤ回路３ｂ
・・・ＯＲ回路 ４ａ・・・プルアップ抵
抗４ｂ・・・プルダウン抵抗
バッファに適用した例を示す回路図、第２図（ａ）、
（ｂ）は本発明をプルダウン抵抗付のバッファに適用し
た例を示す回路図、第３図は本発明の実施例２を示す回
路図、第４図（ａ）、 （ｂ）は従来例を示す回路図で
ある。 １・・・３ステート出力バッファ及びＩ／Ｏバッファ２
・・・制御端子 ３ａ・・・ＡＮＤ回路３ｂ
・・・ＯＲ回路 ４ａ・・・プルアップ抵
抗４ｂ・・・プルダウン抵抗
Claims (1)
- （１）強制反転回路を有する半導体集積回路であって、 強制反転回路は、半導体集積回路中の任意のプルアップ
又はプルダウン抵抗付の３ステート出力バッファ及びＩ
／Ｏバッファのプルアップ又はプルダウンのレベルを、
制御信号により強制的に反転させるものであることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157303A JPH0448277A (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157303A JPH0448277A (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448277A true JPH0448277A (ja) | 1992-02-18 |
Family
ID=15646717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157303A Pending JPH0448277A (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772219A (ja) * | 1993-04-29 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | 半導体論理チップ |
| EP0846371A4 (en) * | 1995-08-25 | 1999-02-03 | Hal Computer Systems Inc | Cmos buffer circuit having power-down feature |
| US6219808B1 (en) | 1997-04-18 | 2001-04-17 | Nec Corporation | Semiconductor device capable of carrying out high speed fault detecting test |
-
1990
- 1990-06-15 JP JP2157303A patent/JPH0448277A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772219A (ja) * | 1993-04-29 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | 半導体論理チップ |
| EP0846371A4 (en) * | 1995-08-25 | 1999-02-03 | Hal Computer Systems Inc | Cmos buffer circuit having power-down feature |
| US6219808B1 (en) | 1997-04-18 | 2001-04-17 | Nec Corporation | Semiconductor device capable of carrying out high speed fault detecting test |
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