JPH0592854U - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0592854U JPH0592854U JP7446691U JP7446691U JPH0592854U JP H0592854 U JPH0592854 U JP H0592854U JP 7446691 U JP7446691 U JP 7446691U JP 7446691 U JP7446691 U JP 7446691U JP H0592854 U JPH0592854 U JP H0592854U
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Abstract
(57)【要約】
【目的】 ＲＯＭを内蔵した半導体集積回路のテストベ
クタの縮小化を図ると共に外部端子の増加を防ぐ。 【構成】 通常動作用データが記憶された第１の記憶領
域とテスト用データが記憶された第２の記憶領域とを有
する内蔵ＲＯＭ３と、通常動作或いはテストモード制御
信号１２に応じてＲＯＭ３のアドレスを変更するデコー
ド部１と、通常動作或いはテストモード制御信号１２に
応じてＲＯＭのデータ・バス１４の出力先を切換える切
換え部４とで構成する。 【効果】 外部より入力しなければならない信号線が削
減でき、外部端子の増加を防ぐことが出来る。
クタの縮小化を図ると共に外部端子の増加を防ぐ。 【構成】 通常動作用データが記憶された第１の記憶領
域とテスト用データが記憶された第２の記憶領域とを有
する内蔵ＲＯＭ３と、通常動作或いはテストモード制御
信号１２に応じてＲＯＭ３のアドレスを変更するデコー
ド部１と、通常動作或いはテストモード制御信号１２に
応じてＲＯＭのデータ・バス１４の出力先を切換える切
換え部４とで構成する。 【効果】 外部より入力しなければならない信号線が削
減でき、外部端子の増加を防ぐことが出来る。
Description
【０００１】
本考案は、半導体集積回路（以下、ＩＣと称す）の製造，機能，検証，シミュ レーションに適用できるＩＣ内のＲＯＭを使用したテスト回路に関する。
【０００２】
従来、１チップマイクロコンピュータ及びディジタルＬＳＩなどのＩＣの製造 時に、その内蔵メモリの動作確認のためにＬＳＩテスターを用いて、予め期待す るデータをプログラムしたテストベクタ又はテストパターンを作成し、そのテス トパターンとＩＣから出力されるメモリのデータとを比較して、良否を判定する 。ＩＣの品質保証のためにＩＣ上に実現されている素子の動作確認を一定レベル 以上に保つ必要があり、この目的を実現するにはテストベクタを大規模にしなけ ればならなくなる。動作確認の効率を上げるためにはテストベクタを小さくする ことが望ましい。一般的にはテスト時にだけ使用するテスト端子を新たに設ける 方法と、シリアル・データを入力してＩＣ内でパラレル・データに変換する方法 がある。
【０００３】
テスト端子を新設する方法では、テスト端子はＩＣにとって通常の使用時には 不要のものである。また、テスト端子を新たに設けることはＩＣのパッケージの 大型化を招いてしまう。
【０００４】 一方シリアル・データを入力してＩＣの内部でパラレル・データに変換する方 法に於いては、パラレル・データのビット数の増加によってデータの外部からの 設定のために必要となるテストベクタが大きくなってしまい全体のテストベクタ の規模も大きくなってしまう問題があった。
【０００５】 それ故に、本考案の目的は内蔵ＲＯＭの未使用領域を有効利用してテスト用デ ータを記憶し、通常動作或いはテストモードに応じて内蔵ＲＯＭからデータを出 力するようにした半導体集積回路を提供するものである。
【０００６】
従って、本考案は上述の目的を達成するため、通常動作用データが記憶された 第１の記憶領域とテスト用データが記憶された第２の記憶領域とを有する内蔵Ｒ ＯＭと、外部からの通常動作或いはテストモード制御信号に応じて内蔵ＲＯＭの アドレスを変更するデコード部と、外部からの通常動作或いはテストモード制御 信号に応じて内蔵ＲＯＭのデータ・バスの出力先を切換える切換え部とを備えた ものである。
【０００７】
次に、本考案をデコーダ回路に適用した場合の一実施例について図１〜図２を 参照して説明する。図１はデコーダ部のブロック図である。
【０００８】 １はＲＯＭ３に入力するためのデコーダ部（アドレス発生部）で、この中心と なるのは２のカウンタである。ＲＯＭ３の入力はアドレス・バス１３、出力はデ ータ・バス１４でどちらもＲＯＭ３とアドレス発生部１とを接続する。
【０００９】 カウンタ２へは制御信号１１とテストモード信号１２が入力される。制御信号 １１はカウンタ動作を規定するもので、カウントアップ，リセット，カウントス トップを制御する。また、テストモード信号１２はカウンタ２の出力をそのまま ＲＯＭ３に送るかテストモードであることを判断して、アドレス・バスのアドレ ス値の変更を行うかを切換える。
【００１０】 ＲＯＭ３は図２に示すようにＲＯＭ３のアドレスにより通常時使用領域３ｂと テストモード時使用領域３ｃに分けられる。
【００１１】 カウンタ２の出力のカウント値をテストモード信号によるアドレス・バス上の アドレス値の変更はテストモード時にはＲＯＭ３の領域３ｃに対するアドレスを 発生する様にし、通常時にはＲＯＭ３の領域３ｂに対するアドレスを発生するよ うに行なわれる。
【００１２】 ４はデータ・バス出力先変更回路で、テストモード信号１２によりＲＯＭ３の データ・バス出力先をデコード出力１５として使用するのかテスト用デコード出 力１６として使用するのかを切換えるものである。
【００１３】
以上説明したように本考案は、 テストモード時に必要となるテスト用デコード出力１６は一般に外部の入力端 子より入力しなければならない。この時新しく設けなければならないテスト端子 は、このテスト用デコード出力１６のビット数になる。
【００１４】 本考案によりＩＣ内にＲＯＭを内蔵している場合、その領域の中で通常時の未 使用領域をテストモード時に使用することより、データ・バス１４にテスト用デ コード値をＲＯＭ３により発生させることが出来ることから、テストモード時に 必要となり新たに設けなければテスト端子は１本となり、シリアル・データを入 力してパラレル。データに変換しているのではないので、その分テストベクタの 増加も防ぐ効果がある。
【図１】本考案の一実施例を示すデコーダ部のブロック
図である。
図である。
【図２】図１に係わるＲＯＭのメモリマップの概念図で
ある。
ある。
１ デコーダ部（アドレス発生部） ２ カウンタ ３ ＲＯＭ ３ｂ 通常時使用領域 ３ｃ テストモード時使用領域 ４ 切換え部（データ・バス出力先変更回路） １１ 制御信号 １２ テストモード信号 １３ アドレス・バス １４ データ・バス １５ デコード出力 １６ テスト用デコード出力
Claims (1)
- 【請求項１】 通常動作用データが記憶された第１の記
憶領域とテスト用データが記憶された第２の記憶領域と
を有する内蔵ＲＯＭと、外部からの通常動作或いはテス
トモード制御信号に応じて内蔵ＲＯＭのアドレスを変更
するデコード部と、外部からの通常動作或いはテストモ
ード制御信号に応じて内蔵ＲＯＭのデータ・バスの出力
先を切換える切換え部とを備えたことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7446691U JPH0592854U (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7446691U JPH0592854U (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0592854U true JPH0592854U (ja) | 1993-12-17 |
Family
ID=13548063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7446691U Pending JPH0592854U (ja) | 1991-09-17 | 1991-09-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0592854U (ja) |
-
1991
- 1991-09-17 JP JP7446691U patent/JPH0592854U/ja active Pending
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