JPH0594362A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0594362A JPH0594362A JP28226191A JP28226191A JPH0594362A JP H0594362 A JPH0594362 A JP H0594362A JP 28226191 A JP28226191 A JP 28226191A JP 28226191 A JP28226191 A JP 28226191A JP H0594362 A JPH0594362 A JP H0594362A
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- semaphore
- memory cell
- cpu
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Abstract
(57)【要約】
【構成】 セマフォモードが指定された場合、選択され
たメモリセルのデータを読出した後にそのメモリセルの
内容を、占有状態を示すデータ（例えば“１”）にする
機能を持たせた。 【効果】 １つのＣＰＵがメモリをアクセスしている間
に他のＣＰＵによってセマフォフラグ“０”が読み出さ
れることがなくなり、これによって複数のＣＰＵによる
Ｉ／Ｏ資源の重複使用を回避することができる。
たメモリセルのデータを読出した後にそのメモリセルの
内容を、占有状態を示すデータ（例えば“１”）にする
機能を持たせた。 【効果】 １つのＣＰＵがメモリをアクセスしている間
に他のＣＰＵによってセマフォフラグ“０”が読み出さ
れることがなくなり、これによって複数のＣＰＵによる
Ｉ／Ｏ資源の重複使用を回避することができる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ管理技術さらに
は共有メモリに対する競合回避に適用して特に有効な技
術に関し、例えばマルチプロセッサシステムにおける共
有メモリに利用して有効な技術に関する。
は共有メモリに対する競合回避に適用して特に有効な技
術に関し、例えばマルチプロセッサシステムにおける共
有メモリに利用して有効な技術に関する。
【０００２】
【従来の技術】マイクロコンピュータ応用システムを設
計する場合において、その性能あるいは信頼性を高める
ために、図１に示すように複数個のＣＰＵ（マイクロプ
ロセッサ）１１，１２，……を使用してマルチプロセッ
サシステムを構築することがある。このようなマルチプ
ロセッサシステムにおいては、ファイルやプリンタ等の
Ｉ／Ｏ資源１０がバス４０を介して複数のＣＰＵで共有
されるため、それらのＩ／Ｏ資源を利用する際にはいず
れか１つのＣＰＵに割り当てるアービトレーション制御
が必要となる。このアービトレーション制御は、通常セ
マフォと呼ばれるメモリ（もしくはレジスタ）２０を用
いて行なわれる。セマフォは、Ｉ／Ｏ資源の使用状態を
モニタするためのフラグである。ＣＰＵはＩ／Ｏ資源を
使用するときにこのフラグを調べてセットされていれば
開放されるまで待機し、Ｉ／Ｏ資源が空き状態になれぱ
このフラグをセットして資源を使用したいという宣言を
してから使用し、終了したらフラグをクリアする。従来
一般に、このセマフォはＲＡＭ（ランダム・アクセス・
メモリ）によって構成されていた。なお、共有メモリに
関しては、例えば、株式会社日立評論社、昭和６１年７
月２５日発行、「日立評論」ＶＯＬ．６８Ｎｏ．７ 第
４３頁〜第４６頁に記載がある。
計する場合において、その性能あるいは信頼性を高める
ために、図１に示すように複数個のＣＰＵ（マイクロプ
ロセッサ）１１，１２，……を使用してマルチプロセッ
サシステムを構築することがある。このようなマルチプ
ロセッサシステムにおいては、ファイルやプリンタ等の
Ｉ／Ｏ資源１０がバス４０を介して複数のＣＰＵで共有
されるため、それらのＩ／Ｏ資源を利用する際にはいず
れか１つのＣＰＵに割り当てるアービトレーション制御
が必要となる。このアービトレーション制御は、通常セ
マフォと呼ばれるメモリ（もしくはレジスタ）２０を用
いて行なわれる。セマフォは、Ｉ／Ｏ資源の使用状態を
モニタするためのフラグである。ＣＰＵはＩ／Ｏ資源を
使用するときにこのフラグを調べてセットされていれば
開放されるまで待機し、Ｉ／Ｏ資源が空き状態になれぱ
このフラグをセットして資源を使用したいという宣言を
してから使用し、終了したらフラグをクリアする。従来
一般に、このセマフォはＲＡＭ（ランダム・アクセス・
メモリ）によって構成されていた。なお、共有メモリに
関しては、例えば、株式会社日立評論社、昭和６１年７
月２５日発行、「日立評論」ＶＯＬ．６８Ｎｏ．７ 第
４３頁〜第４６頁に記載がある。
【０００３】
【発明が解決しようとする課題】上記セマフォを構成す
るＲＡＭへのアクセス要求は、複数のＣＰＵから同時に
発生することがある。従って、フラグがクリア状態にあ
るときに複数のＣＰＵのＲＡＭリードサイクルが続く
と、複数のＣＰＵによってＩ／Ｏ資源の占有宣言がなさ
れて、共有資源の重複使用状態が発生してしまうおそれ
がある。そこで、例えば６８０００系のＣＰＵにおける
ＴＡＳ命令（Ｔｅｓｔ ａｎｄＳｅｔ）のようにリード
サイクルとライトサイクルとがワンセットになったメモ
リサイクルで動作する命令を有するＣＰＵにあっては、
ＴＡＳ命令を用いてセマフォフラグをアクセスすること
によってリードサイクルとライトサイクルを連続して行
なわせることにより、複数のＣＰＵによるＩ／Ｏ資源の
占有宣言の重複を回避することができる。
るＲＡＭへのアクセス要求は、複数のＣＰＵから同時に
発生することがある。従って、フラグがクリア状態にあ
るときに複数のＣＰＵのＲＡＭリードサイクルが続く
と、複数のＣＰＵによってＩ／Ｏ資源の占有宣言がなさ
れて、共有資源の重複使用状態が発生してしまうおそれ
がある。そこで、例えば６８０００系のＣＰＵにおける
ＴＡＳ命令（Ｔｅｓｔ ａｎｄＳｅｔ）のようにリード
サイクルとライトサイクルとがワンセットになったメモ
リサイクルで動作する命令を有するＣＰＵにあっては、
ＴＡＳ命令を用いてセマフォフラグをアクセスすること
によってリードサイクルとライトサイクルを連続して行
なわせることにより、複数のＣＰＵによるＩ／Ｏ資源の
占有宣言の重複を回避することができる。
【０００４】しかしながら、ＣＰＵの中にはＴＡＳ命令
を持たないものがあり、そのようなＣＰＵを使用したシ
ステムにあっては、複数のＣＰＵによるＩ／Ｏ資源の占
有宣言の重複を回避するためには、ＣＰＵのバスアービ
トレーションをロックできるレジスタを設けてこのレジ
スタをソフトウェアによって操作することにより、１つ
のＣＰＵによるセマフォアクセスサイクルが終了するま
でバスを他のＣＰＵに開放しないように制御しなければ
ならなかった。そのため、ＴＡＳ命令を持たないＣＰＵ
を使用したシステムにあっては、ソフトウェアおよびハ
ードウェアの負担が大きいという問題点があった。
を持たないものがあり、そのようなＣＰＵを使用したシ
ステムにあっては、複数のＣＰＵによるＩ／Ｏ資源の占
有宣言の重複を回避するためには、ＣＰＵのバスアービ
トレーションをロックできるレジスタを設けてこのレジ
スタをソフトウェアによって操作することにより、１つ
のＣＰＵによるセマフォアクセスサイクルが終了するま
でバスを他のＣＰＵに開放しないように制御しなければ
ならなかった。そのため、ＴＡＳ命令を持たないＣＰＵ
を使用したシステムにあっては、ソフトウェアおよびハ
ードウェアの負担が大きいという問題点があった。
【０００５】本発明は、上記のような問題点に着目して
なされたもので、その目的とするところは、マルチプロ
セッサシステムにおいて、ＣＰＵの型式のいかんにかか
わらず、複数のＣＰＵによるＩ／Ｏ資源の重複使用を回
避することができるような記憶装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。
なされたもので、その目的とするところは、マルチプロ
セッサシステムにおいて、ＣＰＵの型式のいかんにかか
わらず、複数のＣＰＵによるＩ／Ｏ資源の重複使用を回
避することができるような記憶装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添附図面から明ら
かになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、セマフォとして使用されるＲＡ
Ｍ内に、データリード時には選択されたメモリセルのデ
ータを読出した後にそのメモリセルの内容を、占有状態
を示すデータ（例えば“１”）にする機能を持たせるよ
うにしたものである。なお、ライトサイクルは通常のＲ
ＡＭと同一である。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、セマフォとして使用されるＲＡ
Ｍ内に、データリード時には選択されたメモリセルのデ
ータを読出した後にそのメモリセルの内容を、占有状態
を示すデータ（例えば“１”）にする機能を持たせるよ
うにしたものである。なお、ライトサイクルは通常のＲ
ＡＭと同一である。
【０００７】
【作用】上記ＲＡＭをマルチプロセッサシステムにおけ
るセマフォメモリとして使用すれば、ＣＰＵが上記ＲＡ
Ｍをアクセスすると、メモリセルの内容が“０”であれ
ばデータ読出し後に同一サイクル内にメモリセルの内容
が“１”に書き直されるため、その間に他のＣＰＵによ
ってセマフォフラグ“０”が読み出されることがないと
ともに、このリードサイクルの後に他のＣＰＵがセマフ
ォのリードを行なうと“１”が読み出されるので、複数
のＣＰＵによるＩ／Ｏ資源の重複使用を回避するという
上記目的が達成される。しかも、上記ＲＡＭによれば、
ＴＡＳ命令を使用しなくてもメモリのリードサイクルの
後にライトサイクルが実行されるため、ＣＰＵの型式の
いかんにかかわらず、マルチプロセッサシステムにおけ
るＩ／Ｏ資源のアービトレーション制御を行なうことが
できる。
るセマフォメモリとして使用すれば、ＣＰＵが上記ＲＡ
Ｍをアクセスすると、メモリセルの内容が“０”であれ
ばデータ読出し後に同一サイクル内にメモリセルの内容
が“１”に書き直されるため、その間に他のＣＰＵによ
ってセマフォフラグ“０”が読み出されることがないと
ともに、このリードサイクルの後に他のＣＰＵがセマフ
ォのリードを行なうと“１”が読み出されるので、複数
のＣＰＵによるＩ／Ｏ資源の重複使用を回避するという
上記目的が達成される。しかも、上記ＲＡＭによれば、
ＴＡＳ命令を使用しなくてもメモリのリードサイクルの
後にライトサイクルが実行されるため、ＣＰＵの型式の
いかんにかかわらず、マルチプロセッサシステムにおけ
るＩ／Ｏ資源のアービトレーション制御を行なうことが
できる。
【０００８】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図２には、本発明に係る記憶装置の一実施
例が、また図３にはその記憶装置に使用して好適なメモ
リセルの構成例が示されている。図２はスタティックＲ
ＡＭを用いたセマフォメモリの構成を示すもので、２１
は図３に示されているようなメモリセルからなるメモリ
アレイ、２２は外部から供給されるＸ系アドレス信号Ａ
ｘをデコードしてメモリアレイ２１内の１本のワード線
を選択するＸ系選択回路、２３はＹ系アドレス信号Ａｙ
をデコードしてメモリアレイ２１内の１対のデータ線を
選択するＹ系選択回路、２４はデータ読出し回路、２５
はデータ書込み回路である。
て説明する。図２には、本発明に係る記憶装置の一実施
例が、また図３にはその記憶装置に使用して好適なメモ
リセルの構成例が示されている。図２はスタティックＲ
ＡＭを用いたセマフォメモリの構成を示すもので、２１
は図３に示されているようなメモリセルからなるメモリ
アレイ、２２は外部から供給されるＸ系アドレス信号Ａ
ｘをデコードしてメモリアレイ２１内の１本のワード線
を選択するＸ系選択回路、２３はＹ系アドレス信号Ａｙ
をデコードしてメモリアレイ２１内の１対のデータ線を
選択するＹ系選択回路、２４はデータ読出し回路、２５
はデータ書込み回路である。
【０００９】この実施例では、外部から供給される制御
信号としてのチップセレクト信号ＣＳとアウトイネーブ
ル信号ＯＥとに基いてリードサイクルに入ったことを検
出するリードサイクル検出回路２６と、リードサイクル
の終了を知るべくチップセレクト信号ＣＳの立上りを検
出するエッジ検出回路２７と、リードサイクルが終了し
てもしばらくの間アドレスを保持するアドレスラッチ回
路２８と、外部からのモード指定信号ＭＯＤＥに基いて
セマフォモードの際にはリードサイクル終了後に選択ビ
ットの内容を“１”するためのセット信号ＳＥＴを生成
するセット信号生成回路２９と、上記セット信号ＳＥＴ
により選択ビットの内容を“１”にセットするまでワー
ド線をハイレベルに保持するワード線ホールドタイミン
グ生成回路３０とが設けられている。この実施例のメモ
リは、モード指定信号ＭＯＤＥがロウレベルに固定され
ていると、通常のＲＡＭと同じように動作する。
信号としてのチップセレクト信号ＣＳとアウトイネーブ
ル信号ＯＥとに基いてリードサイクルに入ったことを検
出するリードサイクル検出回路２６と、リードサイクル
の終了を知るべくチップセレクト信号ＣＳの立上りを検
出するエッジ検出回路２７と、リードサイクルが終了し
てもしばらくの間アドレスを保持するアドレスラッチ回
路２８と、外部からのモード指定信号ＭＯＤＥに基いて
セマフォモードの際にはリードサイクル終了後に選択ビ
ットの内容を“１”するためのセット信号ＳＥＴを生成
するセット信号生成回路２９と、上記セット信号ＳＥＴ
により選択ビットの内容を“１”にセットするまでワー
ド線をハイレベルに保持するワード線ホールドタイミン
グ生成回路３０とが設けられている。この実施例のメモ
リは、モード指定信号ＭＯＤＥがロウレベルに固定され
ていると、通常のＲＡＭと同じように動作する。
【００１０】図３に示されているメモリセルは、フリッ
プフロップを用いた通常の高抵抗負荷型メモリセルとほ
ぼ同一の構成であり、セル内の保持用ＭＯＳＦＥＴ Ｑ
１とＱ２のうち一方（図ではＱ１）のゲート端子と接地
点との間に、２つのＭＯＳＦＥＴ Ｑ３とＱ４とが直列
に接続されている。このＭＯＳＦＥＴ Ｑ３とＱ４のゲ
ート端子にはそれぞれワード線駆動信号ＷＤと上記セッ
ト信号ＳＥＴが印加されるようになっている。これによ
って、ワード線駆動信号ＷＤによってメモリセルが選択
され、かつハイレベルのセット信号ＳＥＴが入ってくる
と、ＭＯＳＦＥＴ Ｑ３とＱ４がともにオンされてＭＯ
ＳＦＥＴ Ｑ１のゲート電位がロウレベルにされる。そ
の結果、ＭＯＳＦＥＴ Ｑ１がオフされ、Ｑ２がオンさ
れて、前の保持データの如何にかかわらず、メモリセル
は保持データが“１”の状態にセットされる。
プフロップを用いた通常の高抵抗負荷型メモリセルとほ
ぼ同一の構成であり、セル内の保持用ＭＯＳＦＥＴ Ｑ
１とＱ２のうち一方（図ではＱ１）のゲート端子と接地
点との間に、２つのＭＯＳＦＥＴ Ｑ３とＱ４とが直列
に接続されている。このＭＯＳＦＥＴ Ｑ３とＱ４のゲ
ート端子にはそれぞれワード線駆動信号ＷＤと上記セッ
ト信号ＳＥＴが印加されるようになっている。これによ
って、ワード線駆動信号ＷＤによってメモリセルが選択
され、かつハイレベルのセット信号ＳＥＴが入ってくる
と、ＭＯＳＦＥＴ Ｑ３とＱ４がともにオンされてＭＯ
ＳＦＥＴ Ｑ１のゲート電位がロウレベルにされる。そ
の結果、ＭＯＳＦＥＴ Ｑ１がオフされ、Ｑ２がオンさ
れて、前の保持データの如何にかかわらず、メモリセル
は保持データが“１”の状態にセットされる。
【００１１】次に、上記実施例のメモリを図１に示すよ
うなマルチプロセッサシステムにおけるセマフォメモリ
として使用した場合の動作を、図４のタイミングチャー
トを用いて説明する。ＣＰＵがセマフォメモリ２０をア
クセスするときは、モード指定信号ＭＯＤＥをハイレベ
ルにした状態でチップセレクト信号ＣＳとアウトイネー
ブル信号ＯＥをアサートするとともに、アドレス信号Ａ
ｘ，Ａｙを与える。モード指定信号ＭＯＤＥをハイレベ
ルにされていると、チップセレクト信号ＣＳとアウトイ
ネーブル信号ＯＥがネゲートされた後もアドレスラッチ
回路２８がＸアドレスＡｘを保持し、ワード線をハイレ
ベルに保持するワード線ホールドタイミング生成回路３
０がワード線をハイレベルに保持する。また、セット信
号生成回路２９がパルス状のセット信号ＳＥＴを生成し
て、選択されているメモリセルを“１”にセットする。
そのため、この実施例のメモリは、リードサイクルが終
了してもサイクルは終了せず、セット信号ＳＥＴによる
フラグのセットが終了した時点でサイクルを終了するよ
うになる。
うなマルチプロセッサシステムにおけるセマフォメモリ
として使用した場合の動作を、図４のタイミングチャー
トを用いて説明する。ＣＰＵがセマフォメモリ２０をア
クセスするときは、モード指定信号ＭＯＤＥをハイレベ
ルにした状態でチップセレクト信号ＣＳとアウトイネー
ブル信号ＯＥをアサートするとともに、アドレス信号Ａ
ｘ，Ａｙを与える。モード指定信号ＭＯＤＥをハイレベ
ルにされていると、チップセレクト信号ＣＳとアウトイ
ネーブル信号ＯＥがネゲートされた後もアドレスラッチ
回路２８がＸアドレスＡｘを保持し、ワード線をハイレ
ベルに保持するワード線ホールドタイミング生成回路３
０がワード線をハイレベルに保持する。また、セット信
号生成回路２９がパルス状のセット信号ＳＥＴを生成し
て、選択されているメモリセルを“１”にセットする。
そのため、この実施例のメモリは、リードサイクルが終
了してもサイクルは終了せず、セット信号ＳＥＴによる
フラグのセットが終了した時点でサイクルを終了するよ
うになる。
【００１２】上記のようにして読み出されたデータ（セ
マフォフラグ）が“１”であるときは、メモリをアクセ
スしたＣＰＵは、共有Ｉ／Ｏ資源が他のＣＰＵによって
占有されていると認知してＩ／Ｏが開放されるのを待
つ。一方、セマフォメモリ２０より読み出されたデータ
が“０”であるときは、メモリをアクセスしたＣＰＵ
は、共有Ｉ／Ｏ資源が使用可能であることを知り、Ｉ／
Ｏのアクセスを行なう。このとき、セマフォメモリ２０
では、自動的に選択メモリセルのセットが行なわれるた
め、他のＣＰＵに対して共有Ｉ／Ｏ資源の占有を宣言を
したことになる。なお、Ｉ／Ｏ資源使用後は占有してい
たＣＰＵがセマフォメモリ２０内の対応するメモリセル
に“０”を書き込んでセマフォフラグをクリアすること
で共有Ｉ／Ｏ資源の占有状態を開放する。上記実施例で
は、メモリアレイ全体がセマフォフラグになるように構
成されたメモリについて説明したが、メモリアレイの一
部にセマフォフラグとなるメモリセルを配置し、残りは
通常のメモリとして動作するメモリセルからなるように
構成するようにしても良い。
マフォフラグ）が“１”であるときは、メモリをアクセ
スしたＣＰＵは、共有Ｉ／Ｏ資源が他のＣＰＵによって
占有されていると認知してＩ／Ｏが開放されるのを待
つ。一方、セマフォメモリ２０より読み出されたデータ
が“０”であるときは、メモリをアクセスしたＣＰＵ
は、共有Ｉ／Ｏ資源が使用可能であることを知り、Ｉ／
Ｏのアクセスを行なう。このとき、セマフォメモリ２０
では、自動的に選択メモリセルのセットが行なわれるた
め、他のＣＰＵに対して共有Ｉ／Ｏ資源の占有を宣言を
したことになる。なお、Ｉ／Ｏ資源使用後は占有してい
たＣＰＵがセマフォメモリ２０内の対応するメモリセル
に“０”を書き込んでセマフォフラグをクリアすること
で共有Ｉ／Ｏ資源の占有状態を開放する。上記実施例で
は、メモリアレイ全体がセマフォフラグになるように構
成されたメモリについて説明したが、メモリアレイの一
部にセマフォフラグとなるメモリセルを配置し、残りは
通常のメモリとして動作するメモリセルからなるように
構成するようにしても良い。
【００１３】以上説明したように上記実施例のメモリ
は、セマフォモードが指定された場合、選択されたメモ
リセルのデータを読み出した後にそのメモリセルの内容
を、占有状態を示すデータ（例えば“１”）にする機能
を持つので、１つのＣＰＵがメモリをアクセスしている
間に他のＣＰＵによってセマフォフラグ“０”が読み出
されることがなくなり、これによって複数のＣＰＵによ
るＩ／Ｏ資源の重複使用を回避することができるという
効果がある。また、上記実施例のＲＡＭによれば、ＴＡ
Ｓ命令を使用しなくてもメモリのリードサイクルの後に
ライトサイクルが実行されるため、ＣＰＵの型式のいか
んにかかわらず、マルチプロセッサシステムにおけるＩ
／Ｏ資源のアービトレーション制御を行なうことができ
る。
は、セマフォモードが指定された場合、選択されたメモ
リセルのデータを読み出した後にそのメモリセルの内容
を、占有状態を示すデータ（例えば“１”）にする機能
を持つので、１つのＣＰＵがメモリをアクセスしている
間に他のＣＰＵによってセマフォフラグ“０”が読み出
されることがなくなり、これによって複数のＣＰＵによ
るＩ／Ｏ資源の重複使用を回避することができるという
効果がある。また、上記実施例のＲＡＭによれば、ＴＡ
Ｓ命令を使用しなくてもメモリのリードサイクルの後に
ライトサイクルが実行されるため、ＣＰＵの型式のいか
んにかかわらず、マルチプロセッサシステムにおけるＩ
／Ｏ資源のアービトレーション制御を行なうことができ
る。
【００１４】さらに、通常のＲＡＭをセマフォメモリと
して使用し、ＣＰＵのバスアービトレーションをロック
できるレジスタを設けてこのレジスタをソフトウェアに
よって操作することにより、１つのＣＰＵによるセマフ
ォアクセスサイクルが終了するまでバスを他のＣＰＵに
開放しないように制御する場合に比べて、制御が簡単に
なりソフトウェアの負担を軽くするとことができる。す
なわち、ＣＰＵのバスアービトレーションをソフトウェ
アでロックする方式は、図５に示すように、先ずバスを
ロックしてからセマフォメモリをリードし、その内容が
反映される例えばコントロールレジスタ内のＺフラグを
見てセマフォが“１”にセットされているか判定し、
“１”のときはバスのロックを解除して最初のステップ
に戻ってＩ／Ｏが開放されるのを待つ。また、セマフォ
フラグが“０”のときは当該セマフォメモリに“１”を
書込みでからバスのロックを解除し、Ｉ／Ｏを使用した
後、セマフォフラグを“０”クリアして終了する。これ
に対し、上記実施例のメモリを使用すると、図６に示す
ようにセマフォメモリをリードし、その内容が反映され
る例えばコントロールレジスタ内のＺフラグを見てセマ
フォが“１”にセットされているか判定し、“１”のと
きは最初のステップに戻ってＩ／Ｏが開放されるのを待
つ。また、セマフォフラグが“０”のときは直ちにＩ／
Ｏを使用することができ、その後、セマフォフラグを
“０”クリアして終了すればよいので、アービトレーシ
ョン制御が極めて簡単になる。
して使用し、ＣＰＵのバスアービトレーションをロック
できるレジスタを設けてこのレジスタをソフトウェアに
よって操作することにより、１つのＣＰＵによるセマフ
ォアクセスサイクルが終了するまでバスを他のＣＰＵに
開放しないように制御する場合に比べて、制御が簡単に
なりソフトウェアの負担を軽くするとことができる。す
なわち、ＣＰＵのバスアービトレーションをソフトウェ
アでロックする方式は、図５に示すように、先ずバスを
ロックしてからセマフォメモリをリードし、その内容が
反映される例えばコントロールレジスタ内のＺフラグを
見てセマフォが“１”にセットされているか判定し、
“１”のときはバスのロックを解除して最初のステップ
に戻ってＩ／Ｏが開放されるのを待つ。また、セマフォ
フラグが“０”のときは当該セマフォメモリに“１”を
書込みでからバスのロックを解除し、Ｉ／Ｏを使用した
後、セマフォフラグを“０”クリアして終了する。これ
に対し、上記実施例のメモリを使用すると、図６に示す
ようにセマフォメモリをリードし、その内容が反映され
る例えばコントロールレジスタ内のＺフラグを見てセマ
フォが“１”にセットされているか判定し、“１”のと
きは最初のステップに戻ってＩ／Ｏが開放されるのを待
つ。また、セマフォフラグが“０”のときは直ちにＩ／
Ｏを使用することができ、その後、セマフォフラグを
“０”クリアして終了すればよいので、アービトレーシ
ョン制御が極めて簡単になる。
【００１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、メモリセルを直接セットできる構成にして
いるが、セマフォモードではデータリード後にメモリセ
ルを“１”にセットするデータを形成して書込み回路に
よって“１”をセットするようにしても良い。以上の説
明では主として本発明者によってなされた発明をその背
景となった利用分野であるセマフォメモリに適用した場
合について説明したが、本発明はそれに限定されるもの
でなく、例えばエミュレータにおいて特定のポイントを
通過したことを記憶するカバレージ用のメモリとして利
用することができる。また、図３のメモリセルを使用し
てリセット機能付きのメモリを構成し、例えばパリティ
ビット用のメモリとして利用することも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、メモリセルを直接セットできる構成にして
いるが、セマフォモードではデータリード後にメモリセ
ルを“１”にセットするデータを形成して書込み回路に
よって“１”をセットするようにしても良い。以上の説
明では主として本発明者によってなされた発明をその背
景となった利用分野であるセマフォメモリに適用した場
合について説明したが、本発明はそれに限定されるもの
でなく、例えばエミュレータにおいて特定のポイントを
通過したことを記憶するカバレージ用のメモリとして利
用することができる。また、図３のメモリセルを使用し
てリセット機能付きのメモリを構成し、例えばパリティ
ビット用のメモリとして利用することも可能である。
【００１６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、マルチプロセッサシステム
において、ＣＰＵの型式のいかんにかかわらず、複数の
ＣＰＵによるＩ／Ｏ資源の重複使用を回避することがで
きるような記憶装置を提供することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、マルチプロセッサシステム
において、ＣＰＵの型式のいかんにかかわらず、複数の
ＣＰＵによるＩ／Ｏ資源の重複使用を回避することがで
きるような記憶装置を提供することができる。
【図１】本発明の記憶装置を使用して好適なマルチプロ
セッサシステムの一例を示すブロック図である。
セッサシステムの一例を示すブロック図である。
【図２】本発明の記憶装置の一実施例を示すブロック図
である。
である。
【図３】図２の記憶装置を構成するメモリセルの構成例
を示す回路図である。
を示す回路図である。
【図４】図２の記憶装置のリード動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図５】通常のＲＡＭをセマフォメモリとして使用した
場合のＣＰＵのアービトレーション制御動作を説明する
ためのフローチャートである。
場合のＣＰＵのアービトレーション制御動作を説明する
ためのフローチャートである。
【図６】図２の記憶装置をセマフォメモリとして使用し
た場合のＣＰＵのアービトレーション制御動作を説明す
るためのフローチャートである。
た場合のＣＰＵのアービトレーション制御動作を説明す
るためのフローチャートである。
１０ Ｉ／Ｏ資源 ２０ セマフォメモリ
Claims (3)
- 【請求項１】 データリード時には選択されたメモリセ
ルのデータを読出した後にそのメモリセルの内容を、所
定の状態にする機能を持つことを特徴とする記憶装置。 - 【請求項２】 通常のリード・ライト動作と、データリ
ード時には選択されたメモリセルのデータを読み出した
後にそのメモリセルの内容を所定の状態にする動作とが
外部からの信号によって選択できるように構成されてな
ることを特徴とする記憶装置。 - 【請求項３】 外部からの信号に基いてデータリードサ
イクルの開始を検出して信号を生成する信号生成手段を
備え、該信号によってデータ読出し後にそのメモリセル
の内容を所定の状態に設定するように構成されてなるこ
とを特徴とする請求項１または２記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28226191A JPH0594362A (ja) | 1991-10-01 | 1991-10-01 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28226191A JPH0594362A (ja) | 1991-10-01 | 1991-10-01 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594362A true JPH0594362A (ja) | 1993-04-16 |
Family
ID=17650154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28226191A Withdrawn JPH0594362A (ja) | 1991-10-01 | 1991-10-01 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594362A (ja) |
-
1991
- 1991-10-01 JP JP28226191A patent/JPH0594362A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |