JPH0594367A - バツフア記憶装置 - Google Patents
バツフア記憶装置Info
- Publication number
- JPH0594367A JPH0594367A JP3254902A JP25490291A JPH0594367A JP H0594367 A JPH0594367 A JP H0594367A JP 3254902 A JP3254902 A JP 3254902A JP 25490291 A JP25490291 A JP 25490291A JP H0594367 A JPH0594367 A JP H0594367A
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- 238000013500 data storage Methods 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 バッファ記憶装置内に任意のデータを常駐で
きるようにし、使用頻度の高いデータを常駐させ、ヒッ
ト率を向上させて処理を高速化する。 【構成】 データを格納するデータ記憶部２と、格納デ
ータに対応するアドレスと格納データの有無を示す有効
ビットに加えて常駐か否かを示す常駐ビットとを有する
タグデータを格納するタグ記憶部１と、上位アドレス及
び常駐ビット制御線１０の状態をタグ記憶部１からのタ
グデータ情報と比較してデータ記憶部２及びタグ記憶部
１を制御する制御部３を備えている。常駐ビット制御線
１０を操作して常駐か否かを設定でき、バッファ装置内
に格納された常駐データは、非常駐データによりリプレ
ースされることはない。使用頻度の高いデータを常駐に
設定すれば、ヒット率が向上しバッファ記憶装置の使用
効率があがる。
きるようにし、使用頻度の高いデータを常駐させ、ヒッ
ト率を向上させて処理を高速化する。 【構成】 データを格納するデータ記憶部２と、格納デ
ータに対応するアドレスと格納データの有無を示す有効
ビットに加えて常駐か否かを示す常駐ビットとを有する
タグデータを格納するタグ記憶部１と、上位アドレス及
び常駐ビット制御線１０の状態をタグ記憶部１からのタ
グデータ情報と比較してデータ記憶部２及びタグ記憶部
１を制御する制御部３を備えている。常駐ビット制御線
１０を操作して常駐か否かを設定でき、バッファ装置内
に格納された常駐データは、非常駐データによりリプレ
ースされることはない。使用頻度の高いデータを常駐に
設定すれば、ヒット率が向上しバッファ記憶装置の使用
効率があがる。
Description
【０００１】
【産業上の利用分野】本発明はバッファ記憶装置に関
し、特に任意のデータを常駐させることが可能なバッフ
ァ記憶装置に関する。
し、特に任意のデータを常駐させることが可能なバッフ
ァ記憶装置に関する。
【０００２】
【従来の技術】バッファ記憶装置は、ＣＰＵと主記憶の
間に設けられた高速動作の可能な記憶装置であり、主記
憶のデータをブロック単位で転送して格納し、格納され
たデータが繰り返し使用される際の時間短縮により、処
理全体の高速化を企図したものである。従来のバッファ
記憶装置は、装置内のデータ記憶領域に空きがなくなる
と、既に格納されているデータをあらかじめ定めた順序
で消去して新たに読み込んだデータで置換する構成とな
っており、任意のデータをバッファ装置内に常駐させる
ことはできなかった。
間に設けられた高速動作の可能な記憶装置であり、主記
憶のデータをブロック単位で転送して格納し、格納され
たデータが繰り返し使用される際の時間短縮により、処
理全体の高速化を企図したものである。従来のバッファ
記憶装置は、装置内のデータ記憶領域に空きがなくなる
と、既に格納されているデータをあらかじめ定めた順序
で消去して新たに読み込んだデータで置換する構成とな
っており、任意のデータをバッファ装置内に常駐させる
ことはできなかった。
【０００３】
【発明が解決しようとする課題】上述した従来のバッフ
ァ記憶装置は、任意のデータを常駐させることができな
いため、たまたま使用頻度の低い異なるデータが相次い
で使用され、バッファ記憶装置内に格納されると、使用
頻度の高いデータが消去されてしまい、処理性能が大幅
に低下する欠点がある。
ァ記憶装置は、任意のデータを常駐させることができな
いため、たまたま使用頻度の低い異なるデータが相次い
で使用され、バッファ記憶装置内に格納されると、使用
頻度の高いデータが消去されてしまい、処理性能が大幅
に低下する欠点がある。
【０００４】本発明の目的は、任意の指定したデータを
消去することなく装置内に常駐させることのできるバッ
ファ記憶装置を提供することにある。
消去することなく装置内に常駐させることのできるバッ
ファ記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明のバッファ記憶装
置は、ＣＰＵにより読み出されたデータを格納するため
のデータ記憶部と、このデータ記憶部に格納されたデー
タに対応するアドレス情報とデータの有無を示す有効ビ
ットと常駐か非常駐かを示す常駐ビットとを有するタグ
データを格納するためのタグ記憶部と、常駐ビット制御
線により与えられる常駐対象データか否かを示す制御情
報と前記タグ記憶部からのタグデータ情報とによって前
記データ記憶部およびタグ記憶部を制御する制御部とを
備えて構成されている。
置は、ＣＰＵにより読み出されたデータを格納するため
のデータ記憶部と、このデータ記憶部に格納されたデー
タに対応するアドレス情報とデータの有無を示す有効ビ
ットと常駐か非常駐かを示す常駐ビットとを有するタグ
データを格納するためのタグ記憶部と、常駐ビット制御
線により与えられる常駐対象データか否かを示す制御情
報と前記タグ記憶部からのタグデータ情報とによって前
記データ記憶部およびタグ記憶部を制御する制御部とを
備えて構成されている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【０００８】本実施例のバッファ記憶装置は、図１に示
すように、データを格納するためのデータ記憶部２と、
格納データに対応するアドレスと格納データの有無を示
す有効ビットに加えて常駐か否かを示す常駐ビットを有
するタグデータを格納するためのタグ記憶部１と、上位
アドレス情報および常駐ビット制御線１０の制御情報を
タグ記憶部１からのタグデータ情報と比較してデータ記
憶部２及びタグ記憶部１を制御する制御部３とを備えて
いる。なお、図２はタグ記憶部１に格納されるタグデー
タの構成を示す。
すように、データを格納するためのデータ記憶部２と、
格納データに対応するアドレスと格納データの有無を示
す有効ビットに加えて常駐か否かを示す常駐ビットを有
するタグデータを格納するためのタグ記憶部１と、上位
アドレス情報および常駐ビット制御線１０の制御情報を
タグ記憶部１からのタグデータ情報と比較してデータ記
憶部２及びタグ記憶部１を制御する制御部３とを備えて
いる。なお、図２はタグ記憶部１に格納されるタグデー
タの構成を示す。
【０００９】以下、図１及び図２を参照して本実施例の
動作を詳細に説明する。
動作を詳細に説明する。
【００１０】下位アドレスパス４を通して与えられた下
位アドレスによってタグ記憶部１から読み出されたタグ
データは、タグデータパス７を通して制御部３に渡され
る。これと同時に、制御部３には、上位アドレスパス５
を通して上位アドレスが、常駐ビット制御線１０を通し
てアクセスデータが常駐対象のデータであるか否かを示
す制御情報が与えられる。
位アドレスによってタグ記憶部１から読み出されたタグ
データは、タグデータパス７を通して制御部３に渡され
る。これと同時に、制御部３には、上位アドレスパス５
を通して上位アドレスが、常駐ビット制御線１０を通し
てアクセスデータが常駐対象のデータであるか否かを示
す制御情報が与えられる。
【００１１】制御部３は、まずタグデータ中の有効ビッ
ト１２を検査し、有効ビット１２が“１”（有効）であ
れば上位アドレスとタグデータ中のアドレス部１１とを
比較する。上位アドレスとアドレス部１１の内容が一致
しており、且つ読み出し動作であれば、下位アドレスに
よってデータ記憶部２から読み出したデータをデータパ
ス６に出力する。又、書き込み動作であれば、データパ
ス６を通して与えられるデータをデータ記憶部２に格納
する。
ト１２を検査し、有効ビット１２が“１”（有効）であ
れば上位アドレスとタグデータ中のアドレス部１１とを
比較する。上位アドレスとアドレス部１１の内容が一致
しており、且つ読み出し動作であれば、下位アドレスに
よってデータ記憶部２から読み出したデータをデータパ
ス６に出力する。又、書き込み動作であれば、データパ
ス６を通して与えられるデータをデータ記憶部２に格納
する。
【００１２】上位アドレスとアドレス部１１の内容が不
一致で、且つ書き込み動作の場合には、主記憶要求線８
により動作要求を主記憶に対して通知し、ＣＰＵからの
データを直接主記憶に書き込み、データ記憶部２及びタ
グ記憶部１の更新を行わずに動作を完了する。
一致で、且つ書き込み動作の場合には、主記憶要求線８
により動作要求を主記憶に対して通知し、ＣＰＵからの
データを直接主記憶に書き込み、データ記憶部２及びタ
グ記憶部１の更新を行わずに動作を完了する。
【００１３】上位アドレスとアドレス部１１の内容が不
一致で読み出し動作の場合には、常駐ビット制御線１０
の状態とタグデータ中の常駐ビット１３とを比較する。
常駐ビット制御線１０の状態が“０”（非常駐）で常駐
ビット１３が“１”（常駐）の場合は、主記憶に対して
動作要求を通知し、主記憶のデータを直接ＣＰＵに渡
し、データ記憶部２及びタグ記憶部１の更新は行わずに
動作を完了する。
一致で読み出し動作の場合には、常駐ビット制御線１０
の状態とタグデータ中の常駐ビット１３とを比較する。
常駐ビット制御線１０の状態が“０”（非常駐）で常駐
ビット１３が“１”（常駐）の場合は、主記憶に対して
動作要求を通知し、主記憶のデータを直接ＣＰＵに渡
し、データ記憶部２及びタグ記憶部１の更新は行わずに
動作を完了する。
【００１４】常駐ビット制御線１０と常駐ビット１３と
が上記以外の組み合わせの場合、及び有効ビット１２が
“０”（無効）の場合には、ＣＰＵは主記憶から直接デ
ータを読み込まず、バッファ記憶装置に対象データを含
むデータブロックを格納し、対象データをその中から読
み出す処理をする。すなわち、主記憶に対してデータブ
ロックの読み出しを要求し、主記憶から読み出されたデ
ータブロックをデータパス６を通してデータ記憶部２に
格納する。このとき、タグ記憶部１には、タグデータパ
ス７を通して、対応する上位アドレスがアドレス部１１
に格納される。又、常駐ビット１３には、常駐ビット制
御線１０の内容が格納され、有効ビット１２には“１”
（有効）が格納される。なお、データ記憶部２及びタグ
記憶部１の制御は、記憶部制御線９により行われる。
が上記以外の組み合わせの場合、及び有効ビット１２が
“０”（無効）の場合には、ＣＰＵは主記憶から直接デ
ータを読み込まず、バッファ記憶装置に対象データを含
むデータブロックを格納し、対象データをその中から読
み出す処理をする。すなわち、主記憶に対してデータブ
ロックの読み出しを要求し、主記憶から読み出されたデ
ータブロックをデータパス６を通してデータ記憶部２に
格納する。このとき、タグ記憶部１には、タグデータパ
ス７を通して、対応する上位アドレスがアドレス部１１
に格納される。又、常駐ビット１３には、常駐ビット制
御線１０の内容が格納され、有効ビット１２には“１”
（有効）が格納される。なお、データ記憶部２及びタグ
記憶部１の制御は、記憶部制御線９により行われる。
【００１５】以上詳細に説明したように、本実施例のバ
ッファ記憶装置では、任意のデータの読み出しを行う際
に、常駐ビット制御線１０を“１”（常駐）に設定して
おけば、そのデータをバッファ記憶装置内に常駐させる
ことができる。従って、使用頻度の高いデータを常駐に
設定し使用頻度の低いデータを非常駐に設定すると、使
用頻度の低いデータは主として主記憶から読み出され、
使用頻度の高いデータは主としてバッファ記憶装置から
読み出されることになる。
ッファ記憶装置では、任意のデータの読み出しを行う際
に、常駐ビット制御線１０を“１”（常駐）に設定して
おけば、そのデータをバッファ記憶装置内に常駐させる
ことができる。従って、使用頻度の高いデータを常駐に
設定し使用頻度の低いデータを非常駐に設定すると、使
用頻度の低いデータは主として主記憶から読み出され、
使用頻度の高いデータは主としてバッファ記憶装置から
読み出されることになる。
【００１６】
【発明の効果】以上説明したように、本発明のバッファ
記憶装置は、任意のデータをバッファ記憶装置内に常駐
させることができるため、バッファ記憶装置の使用効率
を向上させることができる効果がある。
記憶装置は、任意のデータをバッファ記憶装置内に常駐
させることができるため、バッファ記憶装置の使用効率
を向上させることができる効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本実施例のタグ記憶部に格納されるタグデータ
の構成図である。
の構成図である。
１ タグ記憶部 ２ データ記憶部 ３ 制御部 ４ 下位アドレスパス ５ 上位アドレスパス ６ データパス ７ タグデータパス ８ 主記憶要求線 ９ 記憶部制御線 １０ 常駐ビット制御線 １１ アドレス部 １２ 有効ビット １３ 常駐ビット
Claims (1)
- 【請求項１】 ＣＰＵにより読み出されたデータを格納
するためのデータ記憶部と、このデータ記憶部に格納さ
れたデータに対応するアドレス情報とデータの有無を示
す有効ビットと常駐か非常駐かを示す常駐ビットとを有
するタグデータを格納するためのタグ記憶部と、常駐ビ
ット制御線により与えられる常駐対象データか否かを示
す制御情報と前記タグ記憶部からのタグデータ情報とに
よって前記データ記憶部およびタグ記憶部を制御する制
御部とを備えたことを特徴とするバッファ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254902A JPH0594367A (ja) | 1991-10-02 | 1991-10-02 | バツフア記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254902A JPH0594367A (ja) | 1991-10-02 | 1991-10-02 | バツフア記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594367A true JPH0594367A (ja) | 1993-04-16 |
Family
ID=17271435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254902A Pending JPH0594367A (ja) | 1991-10-02 | 1991-10-02 | バツフア記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008181399A (ja) * | 2007-01-25 | 2008-08-07 | Megachips Lsi Solutions Inc | メモリコントローラ |
-
1991
- 1991-10-02 JP JP3254902A patent/JPH0594367A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008181399A (ja) * | 2007-01-25 | 2008-08-07 | Megachips Lsi Solutions Inc | メモリコントローラ |
| US8375169B2 (en) | 2007-01-25 | 2013-02-12 | Megachips Corporation | Memory controller |
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