JPH06149677A - キャッシュメモリシステム - Google Patents
キャッシュメモリシステムInfo
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- JPH06149677A JPH06149677A JP4316132A JP31613292A JPH06149677A JP H06149677 A JPH06149677 A JP H06149677A JP 4316132 A JP4316132 A JP 4316132A JP 31613292 A JP31613292 A JP 31613292A JP H06149677 A JPH06149677 A JP H06149677A
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- 230000009977 dual effect Effects 0.000 claims abstract description 33
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュメモリシステムに於いて、ＣＰＵ
のみならず、システムバス上のバスマスタもキャッシュ
メモリをアクセスできるようにする。 【構成】 デュアルポートキャッシュメモリ２はＣＰＵ
１及びシステムバス１１上のバスマスタであるＣＰＵ１
５の両方からアクセス可能になっている。キャッシュコ
ントローラ３はＣＰＵ１，１５がアクセスデータがデュ
アルポートキャッシュメモリ２上に存在する場合はＣＰ
Ｕ１，１５にデュアルポートキャッシュメモリ２をアク
セスさせ、存在しない場合はメインメモリ１６をアクセ
スさせる。 【効果】 システムバス上のバスマスタも高速なキャッ
シュメモリを使用することができるので、システムの処
理速度を高速化することができる。
のみならず、システムバス上のバスマスタもキャッシュ
メモリをアクセスできるようにする。 【構成】 デュアルポートキャッシュメモリ２はＣＰＵ
１及びシステムバス１１上のバスマスタであるＣＰＵ１
５の両方からアクセス可能になっている。キャッシュコ
ントローラ３はＣＰＵ１，１５がアクセスデータがデュ
アルポートキャッシュメモリ２上に存在する場合はＣＰ
Ｕ１，１５にデュアルポートキャッシュメモリ２をアク
セスさせ、存在しない場合はメインメモリ１６をアクセ
スさせる。 【効果】 システムバス上のバスマスタも高速なキャッ
シュメモリを使用することができるので、システムの処
理速度を高速化することができる。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリシステ
ムに関し、特にキャッシュメモリを有するＣＰＵのみな
らず、システムバスに接続された他のＣＰＵやＤＭＡコ
ントローラ等のバスマスタもキャッシュメモリをアクセ
スすることができるキャッシュメモリシステムに関す
る。
ムに関し、特にキャッシュメモリを有するＣＰＵのみな
らず、システムバスに接続された他のＣＰＵやＤＭＡコ
ントローラ等のバスマスタもキャッシュメモリをアクセ
スすることができるキャッシュメモリシステムに関す
る。
【０００２】
【従来の技術】従来のキャッシュメモリシステムはキャ
ッシュメモリを有するＣＰＵのみがキャッシュメモリを
アクセスすることができるものであった。
ッシュメモリを有するＣＰＵのみがキャッシュメモリを
アクセスすることができるものであった。
【０００３】
【発明が解決しようとする課題】上述したように、従来
のキャッシュメモリシステムはキャッシュメモリを有す
るＣＰＵ以外はキャッシュメモリをアクセスすることが
できなかったため、システムバス上のＤＭＡコントロー
ラがメインメモリを頻繁にアクセスする場合や、システ
ムバス上の他のＣＰＵ等がメインメモリをアクセスする
場合等、応答速度の遅いメインメモリによってコンピュ
ータシステム全体の処理速度が低下するという問題があ
った。
のキャッシュメモリシステムはキャッシュメモリを有す
るＣＰＵ以外はキャッシュメモリをアクセスすることが
できなかったため、システムバス上のＤＭＡコントロー
ラがメインメモリを頻繁にアクセスする場合や、システ
ムバス上の他のＣＰＵ等がメインメモリをアクセスする
場合等、応答速度の遅いメインメモリによってコンピュ
ータシステム全体の処理速度が低下するという問題があ
った。
【０００４】本発明の目的はシステムバス上のバスマス
タもキャッシュメモリをアクセスすることができるキャ
ッシュメモリシステムを提供することにある。
タもキャッシュメモリをアクセスすることができるキャ
ッシュメモリシステムを提供することにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため、ＣＰＵと、メインメモリ及びバスマスタが接
続されたシステムバスと、前記ＣＰＵ及び前記バスマス
タの両方からアクセス可能なデュアルポートキャッシュ
メモリと、前記ＣＰＵがアクセスするデータが前記デュ
アルポートキャッシュメモリに存在する場合は前記ＣＰ
Ｕに前記デュアルポートキャッシュメモリをアクセスさ
せ、存在しない場合は前記ＣＰＵに前記メインメモリを
アクセスさせ、前記システムバス上のバスマスタがアク
セスするデータが前記デュアルポートキャッシュメモリ
上に存在する場合は前記バスマスタに前記デュアルポー
トキャッシュメモリをアクセスさせ、存在しない場合は
前記バスマスタに前記メインメモリをアクセスさせるキ
ャッシュコントローラとを設けたものである。
するため、ＣＰＵと、メインメモリ及びバスマスタが接
続されたシステムバスと、前記ＣＰＵ及び前記バスマス
タの両方からアクセス可能なデュアルポートキャッシュ
メモリと、前記ＣＰＵがアクセスするデータが前記デュ
アルポートキャッシュメモリに存在する場合は前記ＣＰ
Ｕに前記デュアルポートキャッシュメモリをアクセスさ
せ、存在しない場合は前記ＣＰＵに前記メインメモリを
アクセスさせ、前記システムバス上のバスマスタがアク
セスするデータが前記デュアルポートキャッシュメモリ
上に存在する場合は前記バスマスタに前記デュアルポー
トキャッシュメモリをアクセスさせ、存在しない場合は
前記バスマスタに前記メインメモリをアクセスさせるキ
ャッシュコントローラとを設けたものである。
【０００６】
【作用】ＣＰＵがアクセスするデータ及びシステムバス
上のバスマスタがアクセスするデータがデュアルポート
キャッシュメモリ上に存在する場合、キャッシュコント
ローラはデュアルポートキャッシュメモリをアクセスさ
せ、存在しない場合はメインメモリをアクセスさせる。
上のバスマスタがアクセスするデータがデュアルポート
キャッシュメモリ上に存在する場合、キャッシュコント
ローラはデュアルポートキャッシュメモリをアクセスさ
せ、存在しない場合はメインメモリをアクセスさせる。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【０００８】図１は本発明の実施例のブロック図であ
り、ＣＰＵ１と、デュアルポートメモリ２と、キャッシ
ュコントローラ３と、ＣＰＵコントロールバス４と、Ｃ
ＰＵアドレスバス５と、ＣＰＵデータバス６と、ＣＰＵ
アドレストランシーバ７と、ＣＰＵデータバッファ８
と、システムアドレストランシーバ９と、システムデー
タバッファ１０と、システムコントロールバス１２，シ
ステムアドレスバス１３及びシステムデータバス１４か
ら構成されるシステムバス１１と、ＣＰＵ１５と、メイ
ンメモリ１６と、バス１７，１８とから構成されてい
る。
り、ＣＰＵ１と、デュアルポートメモリ２と、キャッシ
ュコントローラ３と、ＣＰＵコントロールバス４と、Ｃ
ＰＵアドレスバス５と、ＣＰＵデータバス６と、ＣＰＵ
アドレストランシーバ７と、ＣＰＵデータバッファ８
と、システムアドレストランシーバ９と、システムデー
タバッファ１０と、システムコントロールバス１２，シ
ステムアドレスバス１３及びシステムデータバス１４か
ら構成されるシステムバス１１と、ＣＰＵ１５と、メイ
ンメモリ１６と、バス１７，１８とから構成されてい
る。
【０００９】デュアルポートキャッシュメモリ２はＣＰ
Ｕ１及びシステムバス１１の両方からアクセス可能なキ
ャッシュメモリである。
Ｕ１及びシステムバス１１の両方からアクセス可能なキ
ャッシュメモリである。
【００１０】デュアルポートキャッシュメモリ２のアド
レス端子はバス１７を介してＣＰＵアドレストランシー
バ７，システムアドレストランシーバ９に接続され、デ
ータ端子はバス１８を介してＣＰＵデータバッファ８，
システムデータバッファ１０に接続されている。システ
ムアドレストランシーバ９はシステムアドレスバス１３
に、システムデータバッファ１０はシステムデータバス
１４に接続されている。また、ＣＰＵアドレストランシ
ーバ７はＣＰＵアドレスバス５を介してＣＰＵ１に接続
され、ＣＰＵデータバッファ８はＣＰＵデータバス６を
介してＣＰＵ１に接続されている。
レス端子はバス１７を介してＣＰＵアドレストランシー
バ７，システムアドレストランシーバ９に接続され、デ
ータ端子はバス１８を介してＣＰＵデータバッファ８，
システムデータバッファ１０に接続されている。システ
ムアドレストランシーバ９はシステムアドレスバス１３
に、システムデータバッファ１０はシステムデータバス
１４に接続されている。また、ＣＰＵアドレストランシ
ーバ７はＣＰＵアドレスバス５を介してＣＰＵ１に接続
され、ＣＰＵデータバッファ８はＣＰＵデータバス６を
介してＣＰＵ１に接続されている。
【００１１】キャッシュコントローラ３はデュアルポー
トキャッシュメモリ２に対するデータの読み書きを制御
するものであり、ＣＰＵバスステートマシン３１と、シ
ステムバスステートマシン３２と、コマンド制御回路３
３と、コマンドエンコーダ３４と、ディレクトリ３５
と、アドレス制御回路３６と、アドレスバス制御回路３
７と、データバス制御回路３８と、キャッシュメモリ制
御回路３９とから構成されている。
トキャッシュメモリ２に対するデータの読み書きを制御
するものであり、ＣＰＵバスステートマシン３１と、シ
ステムバスステートマシン３２と、コマンド制御回路３
３と、コマンドエンコーダ３４と、ディレクトリ３５
と、アドレス制御回路３６と、アドレスバス制御回路３
７と、データバス制御回路３８と、キャッシュメモリ制
御回路３９とから構成されている。
【００１２】次に本実施例の動作を説明する。
【００１３】先ず、ＣＰＵ１がリード動作を行なうＣＰ
Ｕリードサイクルの動作を説明する。
Ｕリードサイクルの動作を説明する。
【００１４】ＣＰＵ１はリード時、ＣＰＵコントロール
バス４にリードコマンドを出力すると共に、ＣＰＵアド
レスバス５にリードアドレスを出力する。
バス４にリードコマンドを出力すると共に、ＣＰＵアド
レスバス５にリードアドレスを出力する。
【００１５】ＣＰＵコントロールバス４に出力されたリ
ードコマンドはキャッシュコントローラ３内のＣＰＵバ
スステートマシン３１に加えられ、ＣＰＵアドレスバス
５に出力されたリードアドレスはアドレス制御回路３６
に加えられる。
ードコマンドはキャッシュコントローラ３内のＣＰＵバ
スステートマシン３１に加えられ、ＣＰＵアドレスバス
５に出力されたリードアドレスはアドレス制御回路３６
に加えられる。
【００１６】ＣＰＵバスステートマシン３１は加えられ
たリードコマンドを解読して解読結果をコマンド制御回
路３３に送り、アドレス制御回路３６は加えられたリー
ドアドレスとディレクトリ３５の内容とを比較すること
により、ヒット，ミスヒットの判定を行ない、判定結果
をコマンド制御回路３３に送る。
たリードコマンドを解読して解読結果をコマンド制御回
路３３に送り、アドレス制御回路３６は加えられたリー
ドアドレスとディレクトリ３５の内容とを比較すること
により、ヒット，ミスヒットの判定を行ない、判定結果
をコマンド制御回路３３に送る。
【００１７】コマンド制御回路３３はＣＰＵバスステー
トマシン３１からの解読結果がリードコマンドを示し、
アドレス制御回路３６の判定結果がヒットを示すもので
ある場合は、アドレスバス制御回路３７，データバス制
御回路３８を制御してＣＰＵアドレストランシーバ７，
ＣＰＵデータバッファ８を開状態にすると共に、キャッ
シュメモリ制御回路３９を制御してリード信号をデュア
ルポートキャッシュメモリ２に出力させる。
トマシン３１からの解読結果がリードコマンドを示し、
アドレス制御回路３６の判定結果がヒットを示すもので
ある場合は、アドレスバス制御回路３７，データバス制
御回路３８を制御してＣＰＵアドレストランシーバ７，
ＣＰＵデータバッファ８を開状態にすると共に、キャッ
シュメモリ制御回路３９を制御してリード信号をデュア
ルポートキャッシュメモリ２に出力させる。
【００１８】これにより、リードアドレスがＣＰＵアド
レストランシーバ７を介してデュアルポートキャッシュ
メモリ２のアドレス端子に供給され、このリードアドレ
スによってデュアルポートキャッシュメモリ２から読み
出されたデータがＣＰＵデータバッファ８，ＣＰＵデー
タバス６を介してＣＰＵ１に供給される。
レストランシーバ７を介してデュアルポートキャッシュ
メモリ２のアドレス端子に供給され、このリードアドレ
スによってデュアルポートキャッシュメモリ２から読み
出されたデータがＣＰＵデータバッファ８，ＣＰＵデー
タバス６を介してＣＰＵ１に供給される。
【００１９】また、コマンド制御回路３３はＣＰＵバス
ステートマシン３１の解読結果がリードコマンドを示
し、アドレス制御回路３６の判定結果がミスヒットを示
すものである場合は、アドレスバス制御回路３７を制御
してＣＰＵアドレストランシーバ７，システムアドレス
トランシーバ９を開状態にすると共に、コマンドエンコ
ーダ３４を制御してリードコマンドをシステムコントロ
ールバス１２に出力させ、更に、アドレス制御回路３６
に対してディレクトリ３５の更新を指示する。
ステートマシン３１の解読結果がリードコマンドを示
し、アドレス制御回路３６の判定結果がミスヒットを示
すものである場合は、アドレスバス制御回路３７を制御
してＣＰＵアドレストランシーバ７，システムアドレス
トランシーバ９を開状態にすると共に、コマンドエンコ
ーダ３４を制御してリードコマンドをシステムコントロ
ールバス１２に出力させ、更に、アドレス制御回路３６
に対してディレクトリ３５の更新を指示する。
【００２０】これにより、ＣＰＵアドレストランシーバ
７，バス１７，システムアドレストランシーバ９，シス
テムアドレスバス１３を介してメインメモリ１６にリー
ドアドレスが供給され、そのアドレス対応のデータがメ
インメモリ１６からシステムデータバス１４に出力され
る。また、アドレス制御回路３６によってディレクトリ
３５中の古いアドレスがひとつＣＰＵアドレスバス１５
に出力されたリードアドレスに更新される。
７，バス１７，システムアドレストランシーバ９，シス
テムアドレスバス１３を介してメインメモリ１６にリー
ドアドレスが供給され、そのアドレス対応のデータがメ
インメモリ１６からシステムデータバス１４に出力され
る。また、アドレス制御回路３６によってディレクトリ
３５中の古いアドレスがひとつＣＰＵアドレスバス１５
に出力されたリードアドレスに更新される。
【００２１】次に、アドレス制御回路３６はデータバス
制御回路３８を制御してＣＰＵデータバッファ８，シス
テムデータバッファ１０を開状態にすると共に、キャッ
シュメモリ制御回路３９を制御してデュアルポートキャ
ッシュメモリ２にライト信号を出力させる。
制御回路３８を制御してＣＰＵデータバッファ８，シス
テムデータバッファ１０を開状態にすると共に、キャッ
シュメモリ制御回路３９を制御してデュアルポートキャ
ッシュメモリ２にライト信号を出力させる。
【００２２】これにより、メインメモリ１６からシステ
ムデータバス１４に出力されたデータはシステムデータ
バッファ１０，バス１８，ＣＰＵデータバッファ８を介
してＣＰＵ１に読み込まれると共に、データポートキャ
ッシュメモリ２に書き込まれ、古いデータが１つ更新さ
れる。
ムデータバス１４に出力されたデータはシステムデータ
バッファ１０，バス１８，ＣＰＵデータバッファ８を介
してＣＰＵ１に読み込まれると共に、データポートキャ
ッシュメモリ２に書き込まれ、古いデータが１つ更新さ
れる。
【００２３】次に、ＣＰＵ１がライト動作を行なうＣＰ
Ｕライトサイクルの動作を説明する。
Ｕライトサイクルの動作を説明する。
【００２４】ＣＰＵ１はライト時、ＣＰＵコントロール
バス４にライトコマンドを、ＣＰＵアドレスバス５にラ
イトアドレスを、ＣＰＵデータバス６にライトデータを
出力する。
バス４にライトコマンドを、ＣＰＵアドレスバス５にラ
イトアドレスを、ＣＰＵデータバス６にライトデータを
出力する。
【００２５】ＣＰＵコントロールバス４に出力されたラ
イトコマンドはＣＰＵバスステートマシン３１によって
解読され、解読結果がコマンド制御回路３３に加えられ
る。また、ＣＰＵアドレスバス５に出力されたライトア
ドレスはアドレス制御回路３６に加えられ、ヒット，ミ
スヒットの判定が行なわれる。
イトコマンドはＣＰＵバスステートマシン３１によって
解読され、解読結果がコマンド制御回路３３に加えられ
る。また、ＣＰＵアドレスバス５に出力されたライトア
ドレスはアドレス制御回路３６に加えられ、ヒット，ミ
スヒットの判定が行なわれる。
【００２６】コマンド制御回路３３はＣＰＵバスステー
トマシン３１からライトコマンドを示す解読結果が加え
られ、アドレス制御回路３６からヒットを示す判定結果
が加えられると、アドレスバス制御回路３７，データバ
ス制御回路３８を制御してＣＰＵアドレストランシーバ
７，ＣＰＵデータバッファ８，システムアドレストラン
シーバ９，システムデータバッファ１０を開状態にする
と共に、キャッシュメモリ制御回路３９を制御してデュ
アルポートキャッシュメモリ２に対してライト信号を出
力させ、更に、コマンドエンコーダ３４を制御してシス
テムコントロールバス１２に対してライトコマンドを出
力させる。
トマシン３１からライトコマンドを示す解読結果が加え
られ、アドレス制御回路３６からヒットを示す判定結果
が加えられると、アドレスバス制御回路３７，データバ
ス制御回路３８を制御してＣＰＵアドレストランシーバ
７，ＣＰＵデータバッファ８，システムアドレストラン
シーバ９，システムデータバッファ１０を開状態にする
と共に、キャッシュメモリ制御回路３９を制御してデュ
アルポートキャッシュメモリ２に対してライト信号を出
力させ、更に、コマンドエンコーダ３４を制御してシス
テムコントロールバス１２に対してライトコマンドを出
力させる。
【００２７】これにより、ＣＰＵ１からＣＰＵデータバ
ス６に出力されたデータがデュアルポートキャッシュメ
モリ２に書き込まれると共に、コマンドエンコーダ３４
からシステムコントロールバス１２に出力されたライト
コマンドと、ＣＰＵアドレストランシーバ７，バス１
７，システムアドレストランシーバ９を介してシステム
アドレスバス１３に出力されたライトアドレスとによっ
てＣＰＵデータバッファ８，バス１８，システムデータ
バッファ１０を介してシステムデータバス１４に出力さ
れたデータがメインメモリ１６に書き込まれる。
ス６に出力されたデータがデュアルポートキャッシュメ
モリ２に書き込まれると共に、コマンドエンコーダ３４
からシステムコントロールバス１２に出力されたライト
コマンドと、ＣＰＵアドレストランシーバ７，バス１
７，システムアドレストランシーバ９を介してシステム
アドレスバス１３に出力されたライトアドレスとによっ
てＣＰＵデータバッファ８，バス１８，システムデータ
バッファ１０を介してシステムデータバス１４に出力さ
れたデータがメインメモリ１６に書き込まれる。
【００２８】また、コマンド制御回路３３はアドレス制
御回路３６から加えられた判定結果がミスヒットを示す
ものである場合は、アドレスバス制御回路３７，データ
バス制御回路３８を制御してＣＰＵアドレストランシー
バ７，ＣＰＵデータバッファ８，システムアドレストラ
ンシーバ９，システムデータバッファ１０を開状態にす
ると共に、コマンドエンコーダ３４を制御してシステム
コントロールバス１２に対してライトコマンドを出力さ
せる。
御回路３６から加えられた判定結果がミスヒットを示す
ものである場合は、アドレスバス制御回路３７，データ
バス制御回路３８を制御してＣＰＵアドレストランシー
バ７，ＣＰＵデータバッファ８，システムアドレストラ
ンシーバ９，システムデータバッファ１０を開状態にす
ると共に、コマンドエンコーダ３４を制御してシステム
コントロールバス１２に対してライトコマンドを出力さ
せる。
【００２９】これにより、ＣＰＵデータバッファ８，バ
ス１８、システムデータバッファ１０を介してシステム
データバッファ１４に出力されたデータが、コマンドエ
ンコーダ３４からシステムコントロールバス１２に出力
されたライトコマンドと、ＣＰＵアドレストランシーバ
７，バス１７，システムアドレストランシーバ９を介し
てシステムアドレスバス１３に出力されたライトアドレ
スとによってメインメモリ１６に書き込まれる。
ス１８、システムデータバッファ１０を介してシステム
データバッファ１４に出力されたデータが、コマンドエ
ンコーダ３４からシステムコントロールバス１２に出力
されたライトコマンドと、ＣＰＵアドレストランシーバ
７，バス１７，システムアドレストランシーバ９を介し
てシステムアドレスバス１３に出力されたライトアドレ
スとによってメインメモリ１６に書き込まれる。
【００３０】次に、システムバス１１上のバスマスタが
リード動作を行なうシステムリードサイクルの動作を、
ＣＰＵ１５がリード動作を行なう場合を例にとって説明
する。
リード動作を行なうシステムリードサイクルの動作を、
ＣＰＵ１５がリード動作を行なう場合を例にとって説明
する。
【００３１】システムバス１１上のＣＰＵ１５はリード
時、システムコントロールバス１２にリードコマンドを
出力し、システムアドレスバス１３にリードアドレスを
出力する。
時、システムコントロールバス１２にリードコマンドを
出力し、システムアドレスバス１３にリードアドレスを
出力する。
【００３２】システムバスステートマシン３２はシステ
ムコントロールバス１２に出力されたリードコマンドを
解読して解読結果をコマンドエンコーダ３４に加え、ア
ドレス制御回路３６はシステムアドレスバス１３に出力
されたリードアドレスとディレクトリ３５の内容とに基
づいてヒット，ミスヒットの判定を行ない、判定結果を
コマンド制御回路３３に出力する。
ムコントロールバス１２に出力されたリードコマンドを
解読して解読結果をコマンドエンコーダ３４に加え、ア
ドレス制御回路３６はシステムアドレスバス１３に出力
されたリードアドレスとディレクトリ３５の内容とに基
づいてヒット，ミスヒットの判定を行ない、判定結果を
コマンド制御回路３３に出力する。
【００３３】コマンド制御回路３３はシステムバスステ
ートマシン３２からの解読結果がリードコマンドを示す
ものであり、アドレス制御回路３６の判定結果がヒット
を示すものである場合は、アドレスバス制御回路３７，
データバス制御回路３８を制御してシステムアドレスト
ランシーバ９，システムデータバッファ１０を開状態に
すると共に、キャッシュメモリ制御回路３９を制御して
デュアルポートキャッシュメモリ２に対してリード信号
を出力させ、更にコマンドエンコーダ３４を制御してメ
インメモリ１６に対するデータ出力禁止コマンドをシス
テムコントロールバス１２に出力させる。
ートマシン３２からの解読結果がリードコマンドを示す
ものであり、アドレス制御回路３６の判定結果がヒット
を示すものである場合は、アドレスバス制御回路３７，
データバス制御回路３８を制御してシステムアドレスト
ランシーバ９，システムデータバッファ１０を開状態に
すると共に、キャッシュメモリ制御回路３９を制御して
デュアルポートキャッシュメモリ２に対してリード信号
を出力させ、更にコマンドエンコーダ３４を制御してメ
インメモリ１６に対するデータ出力禁止コマンドをシス
テムコントロールバス１２に出力させる。
【００３４】これにより、デュアルポインタキャッシュ
メモリ２からシステムデータバッファ１０を介してシス
テムデータバス１４にデータが出力され、このデータが
ＣＰＵ１５に取り込まれる。
メモリ２からシステムデータバッファ１０を介してシス
テムデータバス１４にデータが出力され、このデータが
ＣＰＵ１５に取り込まれる。
【００３５】ここで、コマンドエンコーダ３４からデー
タ出力禁止コマンドを出力するようにしたのは、ＣＰＵ
１５が出力したリードコマンド，リードアドレスによっ
てメインメモリ１６からデータが出力されないようにす
るためである。
タ出力禁止コマンドを出力するようにしたのは、ＣＰＵ
１５が出力したリードコマンド，リードアドレスによっ
てメインメモリ１６からデータが出力されないようにす
るためである。
【００３６】また、コマンド制御回路３３はシステムバ
スステートマシン３２からの解読結果がリードコマンド
を示し、アドレス制御回路３６の判定結果がミスヒット
を示すものである場合は、アドレスバス制御回路３７，
データバス制御回路３８を制御してシステムアドレスト
ランシーバ９，システムデータバッファ１０を開状態に
すると共に、キャッシュメモリ制御回路３９を制御して
デュアルポートキャッシュメモリ２に対してライトコマ
ンドを出力させ、更にアドレス制御回路３６に対してデ
ィレクトリ３５の更新を指示する。
スステートマシン３２からの解読結果がリードコマンド
を示し、アドレス制御回路３６の判定結果がミスヒット
を示すものである場合は、アドレスバス制御回路３７，
データバス制御回路３８を制御してシステムアドレスト
ランシーバ９，システムデータバッファ１０を開状態に
すると共に、キャッシュメモリ制御回路３９を制御して
デュアルポートキャッシュメモリ２に対してライトコマ
ンドを出力させ、更にアドレス制御回路３６に対してデ
ィレクトリ３５の更新を指示する。
【００３７】これにより、メインメモリ１６からシステ
ムデータバス１４に出力されたデータがシステムデータ
バッファ１０を介してデュアルポートキャッシュメモリ
２に書き込まれると共に、ディレクトリ３５中の古いア
ドレスが１つシステムアドレスバス１３に出力されたリ
ードアドレスによって更新される。また、メインメモリ
１６からシステムデータバス１４に出力されたデータは
ＣＰＵ１５によって取り込まれる。
ムデータバス１４に出力されたデータがシステムデータ
バッファ１０を介してデュアルポートキャッシュメモリ
２に書き込まれると共に、ディレクトリ３５中の古いア
ドレスが１つシステムアドレスバス１３に出力されたリ
ードアドレスによって更新される。また、メインメモリ
１６からシステムデータバス１４に出力されたデータは
ＣＰＵ１５によって取り込まれる。
【００３８】次にシステムバス１１上のバスマスタがラ
イト動作を行なうシステムライトサイクルの動作を、Ｃ
ＰＵ１５がライト動作を行なう場合を例にとって説明す
る。
イト動作を行なうシステムライトサイクルの動作を、Ｃ
ＰＵ１５がライト動作を行なう場合を例にとって説明す
る。
【００３９】ＣＰＵ１５はライト時、システムコントロ
ールバス１２にライトコマンドを、システムアドレスバ
ス１３にライトアドレスを、システムデータバス１４に
ライトデータを出力する。
ールバス１２にライトコマンドを、システムアドレスバ
ス１３にライトアドレスを、システムデータバス１４に
ライトデータを出力する。
【００４０】システムバスステートマシン３２はシステ
ムコントロールバス１２に出力されたライトコマンドを
解読して解読結果をコマンド制御回路３３に加え、アド
レス制御回路３６はシステムアドレスバス１３に出力さ
れたライトアドレスとディレクトリ３５の内容とに基づ
いてヒット，ミスヒットの判定を行ない、判定結果をコ
マンド制御回路３３に加える。
ムコントロールバス１２に出力されたライトコマンドを
解読して解読結果をコマンド制御回路３３に加え、アド
レス制御回路３６はシステムアドレスバス１３に出力さ
れたライトアドレスとディレクトリ３５の内容とに基づ
いてヒット，ミスヒットの判定を行ない、判定結果をコ
マンド制御回路３３に加える。
【００４１】コマンド制御回路３３はシステムバスステ
ートマシン３２の解読結果がライトコマンドを示し、ア
ドレス制御回路３６の判定結果がヒットを示すものであ
る場合は、アドレスバス制御回路３７，データバス制御
回路３８を制御してシステムアドレストランシーバ９，
システムデータバッファ１０を開状態にすると共に、キ
ャッシュメモリ制御回路３９を制御してデュアルポート
メモリ２に対してライト信号を出力させる。
ートマシン３２の解読結果がライトコマンドを示し、ア
ドレス制御回路３６の判定結果がヒットを示すものであ
る場合は、アドレスバス制御回路３７，データバス制御
回路３８を制御してシステムアドレストランシーバ９，
システムデータバッファ１０を開状態にすると共に、キ
ャッシュメモリ制御回路３９を制御してデュアルポート
メモリ２に対してライト信号を出力させる。
【００４２】これにより、ＣＰＵ１５からシステムデー
タバス１４に出力されたデータは、システムデータバッ
ファ１０を介してデュアルポートキャッシュメモリ２に
書き込まれる。また、ＣＰＵ１５からシステムデータバ
ス１４に出力されたデータはメインメモリ１６にも書き
込まれる。
タバス１４に出力されたデータは、システムデータバッ
ファ１０を介してデュアルポートキャッシュメモリ２に
書き込まれる。また、ＣＰＵ１５からシステムデータバ
ス１４に出力されたデータはメインメモリ１６にも書き
込まれる。
【００４３】また、コマンド制御回路３３はシステムバ
スステートマシン３２の解読結果がライトコマンドを示
し、アドレス制御回路３６の判定結果がミスヒットを示
すものである場合は、何の処理も行なわない。従って、
この場合はＣＰＵ１５からシステムコントロールバス１
２に出力されたライトコマンド及びシステムアドレスバ
ス１３に出力されたライトアドレスによって、ＣＰＵ１
５からシステムデータバス１４に出力されたライトデー
タがメインメモリ１６に書き込まれるという処理だけが
行なわれることになる。
スステートマシン３２の解読結果がライトコマンドを示
し、アドレス制御回路３６の判定結果がミスヒットを示
すものである場合は、何の処理も行なわない。従って、
この場合はＣＰＵ１５からシステムコントロールバス１
２に出力されたライトコマンド及びシステムアドレスバ
ス１３に出力されたライトアドレスによって、ＣＰＵ１
５からシステムデータバス１４に出力されたライトデー
タがメインメモリ１６に書き込まれるという処理だけが
行なわれることになる。
【００４４】
【発明の効果】以上説明したように、本発明はＣＰＵ及
びシステムバス上のバスマスタからアクセス可能なデュ
アルポートキャッシュメモリを設けたものであり、シス
テムバス上のバスマスタも高速なキャッシュメモリを使
用することが可能になるので、システムの処理速度を高
速化することが可能になる効果がある。
びシステムバス上のバスマスタからアクセス可能なデュ
アルポートキャッシュメモリを設けたものであり、シス
テムバス上のバスマスタも高速なキャッシュメモリを使
用することが可能になるので、システムの処理速度を高
速化することが可能になる効果がある。
【図１】本発明の実施例のブロック図である。
１…ＣＰＵ ２…デュアルポートキャッシュメモリ ３…キャッシュコントローラ ３１…ＣＰＵバスステートマシン ３２…システムバスステートマシン ３３…コマンド制御回路 ３４…コマンドエンコーダ ３５…ディレクトリ ３６…アドレス制御回路 ３７…アドレスバス制御回路 ３８…データバス制御回路 ３９…キャッシュメモリ制御回路 ４…ＣＰＵコントロールバス ５…ＣＰＵアドレスバス ６…ＣＰＵデータバス ７…ＣＰＵアドレストランシーバ ８…ＣＰＵデータバッファ ９…システムアドレストランシーバ １０…システムデータバッファ １１…システムバス １２…システムコントロールバス １３…システムアドレスバス １４…システムデータバス １５…ＣＰＵ １６…メインメモリ １７，１８…バス
Claims (3)
- 【請求項１】 ＣＰＵと、 メインメモリ及びバスマスタが接続されたシステムバス
と、 前記ＣＰＵ及び前記バスマスタの両方からアクセス可能
なデュアルポートキャッシュメモリと、 前記ＣＰＵがアクセスするデータが前記デュアルポート
キャッシュメモリに存在する場合は前記ＣＰＵに前記デ
ュアルポートキャッシュメモリをアクセスさせ、存在し
ない場合は前記ＣＰＵに前記メインメモリをアクセスさ
せ、前記システムバス上のバスマスタがアクセスするデ
ータが前記デュアルポートキャッシュメモリ上に存在す
る場合は前記バスマスタに前記デュアルポートキャッシ
ュメモリをアクセスさせ、存在しない場合は前記バスマ
スタに前記メインメモリをアクセスさせるキャッシュコ
ントローラとを備えたことを特徴とするキャッシュメモ
リシステム。 - 【請求項２】 前記キャッシュコントローラは前記バス
マスタがリードするデータが前記デュアルポートキャッ
シュメモリ上に存在する場合、前記システムバス上のメ
インメモリに対してデータの出力禁止を指示すると共
に、前記バスマスタから出力されたリードアドレスを前
記デュアルポートキャッシュメモリに供給し、前記デュ
アルポートキャッシュメモリから読み出されたリードデ
ータを前記システムバスに出力することを特徴とする請
求項１記載のキャッシュメモリシステム。 - 【請求項３】 前記バスマスタはＣＰＵ，ＤＭＡコント
ローラを含むことを特徴とする請求項１または２記載の
キャッシュメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316132A JPH06149677A (ja) | 1992-10-31 | 1992-10-31 | キャッシュメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316132A JPH06149677A (ja) | 1992-10-31 | 1992-10-31 | キャッシュメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149677A true JPH06149677A (ja) | 1994-05-31 |
Family
ID=18073611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316132A Pending JPH06149677A (ja) | 1992-10-31 | 1992-10-31 | キャッシュメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046685A (ja) * | 2006-08-10 | 2008-02-28 | Fujitsu Ltd | 二重化システム及び系切り換え方法 |
-
1992
- 1992-10-31 JP JP4316132A patent/JPH06149677A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046685A (ja) * | 2006-08-10 | 2008-02-28 | Fujitsu Ltd | 二重化システム及び系切り換え方法 |
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