JPH0595044A

JPH0595044A - 半導体装置およびその製造方法

Info

Publication number: JPH0595044A
Application number: JP25347091A
Authority: JP
Inventors: Hiroshi Ishida; 浩石田; Akihiro Shimizu; 昭博清水; Naotaka Hashimoto; 直孝橋本; Toshiaki Yamanaka; 俊明山中; Koji Hashimoto; 孝司橋本; Nagatoshi Ooki; 長斗司大木
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1991-10-01
Filing date: 1991-10-01
Publication date: 1993-04-16

Abstract

(57)【要約】【目的】導電膜を埋め込んだ溝型素子分離において、拡
散層への接続穴が素子分離領域に掛っても問題がない、
微細な素子分離を得る。【構成】溝内に埋め込まれた導電膜と、その上面のフィ
ールド酸化膜との間には、シリコン窒化膜が自己整合的
に形成されている。【効果】上記シリコン窒化膜が接続穴形成時のストッパ
層となり、溝内の導電膜まで達しない。これにより、前
記溝内導電膜と配線電極が接しないため、微細な素子分
離を得ることができる。さらに素子分離領域と接続穴と
の合わせ余裕が必要ないため、面積の小さい素子を得る
ことができ、高密度の集積回路が実現できる。また、バ
ーズビークの形成を完全に抑制したため、素子領域の幅
を十分に確保することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、とくに微細なパターンを有する半導体集積
回路の素子分離技術に関する。

【０００２】

【従来の技術】従来は、米国特許第4503451号(United S
tates Patent 4,503,451）に示されるように、溝内に埋
め込まれたシリコン系導電膜上は、単にシリコン酸化膜
のみで覆われていた。これを図１０を用いて詳細に説明
する。半導体基板上１の素子分離領域には溝が形成さ
れ、その側壁には絶縁膜２があり、溝内部にはシリコン
系導電膜３が埋め込まれている。またこのシリコン系導
電膜の表面はフィールド酸化膜６で覆われ、底面にはチ
ャネルストッパ７が存在する。また素子領域へはＭＯＳ
トランジスタを構成するゲート絶縁膜８を介したゲート
電極９及び拡散層１０が形成されている。

【０００３】

【発明が解決しようとする課題】上記のような従来技術
においては、拡散層１０への配線電極１２取り出しのた
めの接続穴が素子分離領域でずれた場合、素子分離領域
のフィールド酸化膜６が削れ、溝内のシリコン系導電膜
３が露出する。この場合、該シリコン系導電膜３は配線
電極１２を介して拡散層１０と短絡するという問題が生
じる。そのため、これを回避するために、図１１（ａ）
に示すごとく素子領域１６と接続穴１７との合わせ余裕
１８をとった場合、各々の素子面積が大きくなるといっ
た問題が生じる。さらに、フィールド酸化膜６形成時に
バーズビークが形成され、素子領域が小さくなるという
問題も生じる。

【０００４】

【課題を解決するための手段】上記問題を解決するため
に、本発明においてはフィールド酸化膜の下部及び側面
へ、シリコン窒化膜を自己整合的に形成する。

【０００５】

【作用】拡散層への接続穴が素子分離領域でずれたとし
ても、フィールド酸化膜下部及び側面のシリコン窒化膜
がエッチングのストッパとなり、接続穴から素子分離領
域溝内のシリコン系導電膜が露出しない。また、フィー
ルド酸化膜形成時にバーズビークが全く形成されない。

【０００６】

【実施例】本発明の実施例を図１を用いて説明する。

【０００７】以下実施例に用いる断面図は図１１（ｂ）
のＡ−Ａ′に対応する。

【０００８】本実施例においては、例えば基板濃度が１
０¹⁷／cm³程度のｐ型シリコン基板上１に、素子分離領
域には溝が形成され、その側壁には厚さ２０ｎｍ程度の
熱酸化膜２があり、その内部には多結晶シリコン膜３が
埋め込まれている。さらにその底面には濃度が５×１０
¹⁷／cm³程度のチャネルストッパ層７が存在し、上面に
は１０ｎｍ程度のシリコン窒化膜５を介してフィールド
酸化膜６がある。また素子領域には厚さ１０ｎｍ程度の
ゲート酸化膜８を介してゲート電極９があり、その他の
領域には、濃度が１０²⁰／cm³程度のｎ型拡散層１０が
ある。またそれぞれの電極を取り出すために、層間絶縁
膜１１に接続穴が形成され、配線電極１２によって引出
されている。ここでこの接続穴は、拡散層１０からずれ
素子分離領域に掛っているが、その穴は素子分離領域の
シリコン窒化膜５で止まっており、溝内の多結晶シリコ
ン膜３が露出するまでには至っていない。また、フィー
ルド酸化膜６にはバーズビークが形成されていない。

【０００９】これらの詳細な形成方法を、図２から図９
を用いて順に説明する。

【００１０】まず図２に示すごとく、例えば基板濃度が
１０¹⁷／cm³程度のｐ型シリコン基板１上に、熱酸化に
より例えば厚さ３０ｎｍの酸化膜１５と化学気相成長法
により厚さ２００ｎｍ程度のシリコン窒化膜４を形成し
た後、公知のリソグラフィとドライエッチングにより、
素子分離領域のこれらの膜を除去し素子領域へ残存さ
せ、ついでシリコン基板１に深さ０.３μｍ程度の溝１
３を形成する。

【００１１】つぎに図３に示すように、先ほど形成した
溝内へ熱酸化により厚さ２０ｎｍ程度の熱酸化膜を形成
し、入射角がほぼ零度で１０¹³／cm²のホウ素のイオン
打込みを行ないチャネルストッパ層７を形成した後、全
面に異方性のドライエッチングを施すことにより、溝の
側壁のみ酸化膜２を残存させる。この後、溝の底面を成
長面とした選択成長あるいは、公知のエッチバック技術
等により、溝内へ多結晶シリコン３を充填する。この場
合、少なくとも多結晶シリコン３の表面はシリコン基板
１の表面よりも極力下へならないようにする。また溝内
の多結晶シリコン３は基板１と同じ導電型とすることが
望ましい。これは、溝内に多結晶シリコン３を埋め込ん
だのち、イオン打込みと熱処理によって行う方法が通常
である。ついで図４に示すごとく、シリコン窒化膜４を
マスクとして、素子分離領域の多結晶シリコン３へ、公
知の直接窒化法を用いて１０ｎｍ程度のシリコン窒化膜
５を形成する。この場合、溝側壁酸化膜２上部の露出し
ている部分も直接窒化され、窒化系の膜となっている。
また、溝内の多結晶シリコン３は溝底面においてシリコ
ン基板１と接し電位が固定されているが、他の方法でこ
の多結晶シリコン１の電位が固定されているならば、前
記の全面エッチングによる溝底面の絶縁膜除去は必要な
い。この場合は、多結晶シリコン３の充填に選択成長を
用いることはできない。また、素子分離領域の多結晶シ
リコン３及び露出した酸化膜２上に形成するシリコン窒
化膜５は、直接窒化法以外に図５に示すごとく、化学的
気相成長法で全面に形成してもよい。なお、以下に示す
工程図は、シリコン窒化膜５を化学的気相成長法で形成
した場合である。

【００１２】次に図６に示すように、公知のエッチバッ
ク技術を用いてシリコン窒化膜５上に７０ｎｍ程度の多
結晶シリコン１４を形成する。

【００１３】次に図７に示すように、シリコン窒化膜４
をマスクとして、素子分離領域の多結晶シリコン１４へ
選択酸化を施すことにより、フィールド酸化膜６を形成
する。この場合、多結晶シリコン１４の側面にはシリコ
ン窒化膜５が化学的気相成長法で形成されているため、
選択酸化を施した時バーズビークは形成されない。な
お、シリコン窒化膜５を上記した直接窒化法で形成して
も同様な効果が得られる。ここで溝型素子分離の場合、
過度のフィールド酸化は結晶欠陥を誘発する原因となる
ため、フィールド酸化膜６は１５０ｎｍ以下とする。そ
のために、図６に示したごとくシリコン窒化膜５上の多
結晶シリコン１４は７０ｎｍ程度とすることが望まし
い。

【００１４】このあと図８に示すように、素子領域にお
いては、異方的にドライエッチングを施すことにより、
シリコン窒化膜５及び４を除去した後、例えば１０ｎｍ
のゲート酸化膜８を熱酸化膜等で形成し、不純物を添加
した多結晶シリコン等によりゲート電極９を形成する。
次にこのゲート電極９をマスクとしてリンあるいはヒ素
のイオン打込みによりソース・ドレイン拡散層１０を形
成する。

【００１５】あとは図９に示すように、通常の製造方法
に従い、層間絶縁膜１１を約５００ｎｍ堆積したのち、
接続穴を形成し拡散層１０と同じ不純物をイオン注入
し、ついでアルミニウムＡｌ等により配線電極１２を形
成する。

【００１６】本実施例においては、簡略化のためメモリ
素子形成のような複雑な形成工程は省略しているが、本
実施例は、各種ＭＯＳメモリに対して適用可能である。

【００１７】本実施例によれば、図９に示すように、拡
散層１０への接続穴が素子分離領域に掛ったとしても、
フィールド酸化膜６は削れるものの、その下のシリコン
窒化膜５がストッパとなり溝内の導電膜３は露出しな
い。これにより、配線電極１２を介した溝内導電膜３と
拡散層１０の短絡を防止することができる。さらに、溝
内導電膜３を介した配線電極間の短絡を防止することが
できる。これにより、接続穴と素子分離領域との合わせ
余裕を必要としないため、各素子の面積を小さくするこ
とができ、高密度の集積回路が可能となる。本実施例に
おいては、溝内に充填する材料として、多結晶シリコン
を挙げたが、溝底面を成長面とした単結晶シリコンでも
よい。

【００１８】以上述べてきた実施例において、溝内に埋
め込まれた導電膜３の最終的な表面は、初期の基板１の
表面よりも上になることが望ましい。これは、フィール
ド絶縁膜に拡がった電位の影響により、素子領域短部に
おける局所的な電位の上昇を防ぐためである。さらに実
施例の記載において、溝内へのホウ素のイオン打込みは
溝の底面のみとしたが、斜め打込みにより溝の側壁へ注
入することも可能であり、この場合は素子への影響が少
ないように側壁への打込み量は１０¹²／cm²程度とす
る。

【００１９】

【発明の効果】本発明によれば、素子分離領域のシリコ
ン窒化膜が接続穴形成時のストッパ層となり、接続穴は
溝内の導電膜まで達しない。これにより、前記溝内導電
膜と配線電極が接しないため、微細な素子分離を得るこ
とができる。

【００２０】さらに図１１に示す平面レイアウト図の一
例で見ると、（ａ）図に示す素子領域１６と接続穴１７
との合わせ余裕１８が必要ないため、（ａ）に示す従来
レイアウト図に比べ（ｂ）に示す本発明でのレイアウト
図においては、１素子当り合わせ余裕１８の倍の寸法分
横方向の寸法を小さくすることが可能となる。同様の理
由により他の素子においては、縦方向の寸法を小さくす
ることも可能である。これにより面積の小さい素子を得
ることができ、高密度の集積回路が実現できる。

【００２１】また、フィールド酸化膜形成時のバーズビ
ークを完全に抑制しているため、素子領域の幅を十分に
確保することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す断面図。

【図２】本発明の実施例の形成工程断面図。

【図３】本発明の実施例の形成工程断面図。

【図４】本発明の実施例の形成工程断面図。

【図５】本発明の実施例の形成工程断面図。

【図６】本発明の実施例の形成工程断面図。

【図７】本発明の実施例の形成工程断面図。

【図８】本発明の実施例の形成工程断面図。

【図９】本発明の実施例の形成工程断面図。

【図１０】従来構造を示す断面図。

【図１１】回路レイアウト図の一例。

【符号の説明】

１…シリコン基板、２…酸化膜、３…多結晶シリコン、
４…フィールド窒化膜、５…シリコン窒化膜、６…フィ
ールド酸化膜、７…チャネルストッパ、８…ゲート酸化
膜、９…ゲート電極、１０…拡散層、１１…層間絶縁
膜、１２…配線電極、１３…溝、１４…多結晶シリコ
ン、１５…酸化膜、１６…素子領域、１７…接続穴、１
８…合わせ余裕。

───────────────────────────────────────────────────── フロントページの続き (72)発明者清水昭博東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者橋本直孝東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者山中俊明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本孝司東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者大木長斗司東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】素子分離領域の溝内にシリコン系導電膜を
埋め込んだ溝型素子分離を有する半導体装置において、
前記溝内のシリコン系導電膜の少なくとも上面にはシリ
コン窒化膜が存在し、該シリコン窒化膜上面及びシリコ
ン系導電膜側面にはシリコン酸化膜が自己整合的に形成
されておりかつ、該シリコン窒化膜上面のシリコン酸化
膜側面はシリコン窒化膜のあることを特徴とした半導体
装置。
【請求項２】請求項１記載の半導体装置において、素子
分離領域の溝内の少なくとも側面はシリコン酸化膜によ
って保護され、シリコン系導電膜を埋め込んだ後、該シ
リコン系導電膜上及び、露出した側壁のシリコン酸化膜
上に直接窒化法あるいは、化学的気相成長法によりシリ
コン窒化膜を形成する工程と、ついで該シリコン窒化膜
上に多結晶シリコン膜をエッチバックにより残存させる
工程と、ついで該多結晶シリコン膜を酸化しフィールド
酸化膜を形成する工程とを具備することを特徴とした半
導体装置の製造方法。