JPH0595084A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0595084A JPH0595084A JP3253770A JP25377091A JPH0595084A JP H0595084 A JPH0595084 A JP H0595084A JP 3253770 A JP3253770 A JP 3253770A JP 25377091 A JP25377091 A JP 25377091A JP H0595084 A JPH0595084 A JP H0595084A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- pad
- capacitance
- semiconductor integrated
- effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
- H10W20/496—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【構成】電源パッド間に静電容量を形成する半導体集積
回路。ＶＤＤの電源パッド９とＶＳＳの電源パッド１０
により強誘電体層１１を平行平板電極で挟み込む構造と
する事により静電容量を形成する。 【効果】電源パッド間に静電容量を形成する事により、
ＩＣの高周波信号に対する電源インピーダンスを小さく
し、電源ノイズによるＩＣの誤動作を防ぐ効果を有し、
また、従来のＩＣの電源端子間に電源パスコンを実装す
る方法に比較して、電源ノイズ除去の効果、電子基板の
実装スペース及びコストの面で優れ、強いては電子回路
のノイズ対策の簡略化、高密度実装及び電子機器の軽薄
短小化に有利となる。
回路。ＶＤＤの電源パッド９とＶＳＳの電源パッド１０
により強誘電体層１１を平行平板電極で挟み込む構造と
する事により静電容量を形成する。 【効果】電源パッド間に静電容量を形成する事により、
ＩＣの高周波信号に対する電源インピーダンスを小さく
し、電源ノイズによるＩＣの誤動作を防ぐ効果を有し、
また、従来のＩＣの電源端子間に電源パスコンを実装す
る方法に比較して、電源ノイズ除去の効果、電子基板の
実装スペース及びコストの面で優れ、強いては電子回路
のノイズ対策の簡略化、高密度実装及び電子機器の軽薄
短小化に有利となる。
Description
【０００１】
【産業上の利用分野】本発明は、電源パッドＶＤＤ−Ｖ
ＳＳ間に静電容量を形成した半導体集積回路（以下、Ｉ
Ｃとする）に関する。
ＳＳ間に静電容量を形成した半導体集積回路（以下、Ｉ
Ｃとする）に関する。
【０００２】
【従来の技術】通常、電源電流の変動によるノイズの発
生を抑える方法として、電流の変化を緩やかにする事
と、電源ラインのインピーダンスを小さくする事が考え
られるが、特にディジタル素子の動作は急激な電流変化
が起こるため、ＩＣの電源端子にバイパスコンデンサ
（以下、電源パスコンという）を入れる事によって電子
回路の電源ラインの高周波信号に対するインピーダンス
を小さくし、電源ノイズによるＩＣの誤動作を防いでい
る。
生を抑える方法として、電流の変化を緩やかにする事
と、電源ラインのインピーダンスを小さくする事が考え
られるが、特にディジタル素子の動作は急激な電流変化
が起こるため、ＩＣの電源端子にバイパスコンデンサ
（以下、電源パスコンという）を入れる事によって電子
回路の電源ラインの高周波信号に対するインピーダンス
を小さくし、電源ノイズによるＩＣの誤動作を防いでい
る。
【０００３】この電源パスコンは、電源ラインのインピ
ーダンスを下げる目的から、電子回路の電源ライン中の
ＩＣにできるだけ近くに入れる事が望ましく、つまり、
この電源パスコンとＩＣの電源端子との間の配線抵抗及
び、インダクタンスできるだけ小さくする事により、電
源ノイズを除去する効果を向上させる事ができる。
ーダンスを下げる目的から、電子回路の電源ライン中の
ＩＣにできるだけ近くに入れる事が望ましく、つまり、
この電源パスコンとＩＣの電源端子との間の配線抵抗及
び、インダクタンスできるだけ小さくする事により、電
源ノイズを除去する効果を向上させる事ができる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ＩＣ
の電源インピーダンスをできるだけ小さくする事によっ
て、ＩＣの電源ノイズ対策を向上させる事にある。
の電源インピーダンスをできるだけ小さくする事によっ
て、ＩＣの電源ノイズ対策を向上させる事にある。
【０００５】
【課題を解決するための手段】上記目的は、電源パスコ
ンをＩＣ電源端子にできるだけ近く、つまり、電源パッ
ドに形成する事によって達成できる。
ンをＩＣ電源端子にできるだけ近く、つまり、電源パッ
ドに形成する事によって達成できる。
【０００６】
【作用】本発明の上記構成によれば、ＩＣの電源パッド
ＶＤＤ−ＶＳＳ間に静電容量を形成する事によって、Ｉ
Ｃ内部の電源ラインの高周波信号に対するインピーダン
スを小さくし、電源ノイズが電子回路の電源ラインを伝
搬し、ＩＣの誤動作を引き起こすのを防ぐ事ができる。
ＶＤＤ−ＶＳＳ間に静電容量を形成する事によって、Ｉ
Ｃ内部の電源ラインの高周波信号に対するインピーダン
スを小さくし、電源ノイズが電子回路の電源ラインを伝
搬し、ＩＣの誤動作を引き起こすのを防ぐ事ができる。
【０００７】
【実施例】以下、本発明の一つの実施例としてＣＭＯＳ
のディジタルＩＣに実施した場合について図面を参照し
て詳細に説明する。
のディジタルＩＣに実施した場合について図面を参照し
て詳細に説明する。
【０００８】図１は、ＩＣのチップレイアウトを示す平
面図である。１は論理回路を構成するＩＣチップであ
り、その中心部には論理回路領域２が存在する。その周
辺に入出力パッド３が配置されており、それらの入出力
パッド３と入出力端子４はボンディングワイヤー５によ
り接続されている。なお簡略化のために図面は一部省略
している。
面図である。１は論理回路を構成するＩＣチップであ
り、その中心部には論理回路領域２が存在する。その周
辺に入出力パッド３が配置されており、それらの入出力
パッド３と入出力端子４はボンディングワイヤー５によ
り接続されている。なお簡略化のために図面は一部省略
している。
【０００９】図２はＩＣの入出力パッド３部分の拡大断
面図であり、Ｓｉチップ８に形成されたフィールド７上
に、隣合う２つのパッド３が間隔をおいて配置される。
通常はチップ表面は保護膜６で覆われており、入出力パ
ッド表面についてはパッドと入出力端子をワイヤーでボ
ンディングするためにこの部分の保護膜は取り除かれて
いる。
面図であり、Ｓｉチップ８に形成されたフィールド７上
に、隣合う２つのパッド３が間隔をおいて配置される。
通常はチップ表面は保護膜６で覆われており、入出力パ
ッド表面についてはパッドと入出力端子をワイヤーでボ
ンディングするためにこの部分の保護膜は取り除かれて
いる。
【００１０】図３は入出力パッドのうち電源パッド部分
の拡大断面図であり、隣合うＶＤＤの電源パッド９とＶ
ＳＳの電源パッド１０により強誘電体層１１を平行平板
電極で挟み込む構造とする事により静電容量を形成す
る。この静電容量は電源パッドの形状と強誘電体層の誘
電率及び厚みにより制御でき、また電源ラインに対して
この静電容量が並列に電源パッドの数だけ形成できるの
で、任意の静電容量値を得る事が可能である。
の拡大断面図であり、隣合うＶＤＤの電源パッド９とＶ
ＳＳの電源パッド１０により強誘電体層１１を平行平板
電極で挟み込む構造とする事により静電容量を形成す
る。この静電容量は電源パッドの形状と強誘電体層の誘
電率及び厚みにより制御でき、また電源ラインに対して
この静電容量が並列に電源パッドの数だけ形成できるの
で、任意の静電容量値を得る事が可能である。
【００１１】この静電容量を電源パッドＶＤＤ−ＶＳＳ
間に形成する事により、高周波信号に対する電源ライン
のインピーダンスを小さくでき、外部から伝搬する電源
ノイズによりＩＣが誤動作するのを防ぐ事ができる。ま
た、ＩＣ中の同一の電源パッドＶＤＤ，ＶＳＳに接続さ
れている論理ゲートが同時に多数個オン・オフする事に
より過渡的に流れる大電流の為に引き起こされる電源電
圧の変動を外部に対して遮断する効果も合わせ持つ。
間に形成する事により、高周波信号に対する電源ライン
のインピーダンスを小さくでき、外部から伝搬する電源
ノイズによりＩＣが誤動作するのを防ぐ事ができる。ま
た、ＩＣ中の同一の電源パッドＶＤＤ，ＶＳＳに接続さ
れている論理ゲートが同時に多数個オン・オフする事に
より過渡的に流れる大電流の為に引き起こされる電源電
圧の変動を外部に対して遮断する効果も合わせ持つ。
【００１２】以上の説明は、ＣＭＯＳのディジタルＩＣ
について行ったが、本発明はこの実施例に限定されるも
のではなく、ＣＭＯＳＩＣに比べて電源ノイズに対して
弱いとされるＴＴＬＩＣ，アナログＩＣ等のあらゆるの
半導体集積回路に適用できる事は言うまでもない。
について行ったが、本発明はこの実施例に限定されるも
のではなく、ＣＭＯＳＩＣに比べて電源ノイズに対して
弱いとされるＴＴＬＩＣ，アナログＩＣ等のあらゆるの
半導体集積回路に適用できる事は言うまでもない。
【００１３】
【発明の効果】以上に説明したように本発明は、ＩＣの
電源パッドＶＤＤ−ＶＳＳ間に静電容量を形成する事に
より、高周波信号に対する電源インピーダンスを小さく
し、電源ノイズによるＩＣの誤動作を防ぐ効果を有す
る。また、従来のＩＣの電源端子間に電源パスコンを実
装する方法に比較して、電源ノイズ除去の効果、電子基
板の実装スペース及びコストの面でメリットを有し、強
いては電子回路のノイズ対策の簡略化、高密度実装及
び、電子機器の軽薄短小化に有利となる。
電源パッドＶＤＤ−ＶＳＳ間に静電容量を形成する事に
より、高周波信号に対する電源インピーダンスを小さく
し、電源ノイズによるＩＣの誤動作を防ぐ効果を有す
る。また、従来のＩＣの電源端子間に電源パスコンを実
装する方法に比較して、電源ノイズ除去の効果、電子基
板の実装スペース及びコストの面でメリットを有し、強
いては電子回路のノイズ対策の簡略化、高密度実装及
び、電子機器の軽薄短小化に有利となる。
【図１】本発明の一実施例でＣＭＯＳのディジタルＩＣ
のチップレイアウト図である。
のチップレイアウト図である。
【図２】図１の入出力パッド部分の拡大断面図である。
【図３】図３の電源パッドＶＤＤ−ＶＳＳ間に強誘電体
層を形成した部分の拡大断面図である。
層を形成した部分の拡大断面図である。
１ ＩＣチップ ２ 論理回路領域 ３ 入出力パッド ４ 入出力端子 ５ ボンディングワイヤー ６ チップ表面保護膜 ７ フィールド ８ Ｓｉ ９ 電源パッド（ＶＤＤ） １０ 電源パッド（ＶＳＳ） １１ 強誘電体層
Claims (1)
- 【請求項１】半導体集積回路において、電源パッドＶＤ
Ｄ−ＶＳＳ間に静電容量を形成し、高周波信号に対する
電源インピーダンスを小さくする事によって、電源ノイ
ズによるＩＣの誤動作を防ぐ対策を施した事を特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253770A JPH0595084A (ja) | 1991-10-01 | 1991-10-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253770A JPH0595084A (ja) | 1991-10-01 | 1991-10-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595084A true JPH0595084A (ja) | 1993-04-16 |
Family
ID=17255904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253770A Pending JPH0595084A (ja) | 1991-10-01 | 1991-10-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162303A (ja) * | 1995-12-06 | 1997-06-20 | Ind Technol Res Inst | ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路 |
-
1991
- 1991-10-01 JP JP3253770A patent/JPH0595084A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162303A (ja) * | 1995-12-06 | 1997-06-20 | Ind Technol Res Inst | ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11204717A (ja) | 半導体装置及び電子装置 | |
| JP3283984B2 (ja) | 半導体集積回路装置 | |
| US6396123B1 (en) | Semiconductor device provided with on-chip decoupling condenser utilizing CMP dummy patterns | |
| KR100637820B1 (ko) | 혼성 집적 회로 장치 | |
| JPH0547943A (ja) | 半導体集積装置 | |
| JPH0595084A (ja) | 半導体集積回路 | |
| US6300677B1 (en) | Electronic assembly having improved power supply bus voltage integrity | |
| JP2674553B2 (ja) | 半導体装置 | |
| CN101814458B (zh) | 半导体装置 | |
| JPS6077436A (ja) | 半導体集積回路 | |
| JPH10326868A (ja) | 半導体装置 | |
| US20050161810A1 (en) | Semiconductor device | |
| JPH0575012A (ja) | 半導体集積装置 | |
| CN100435305C (zh) | 使电子元件免于静电放电的保护组件的制造方法和相应构造的电子元件 | |
| JP3075858B2 (ja) | 半導体集積回路装置 | |
| JP4215530B2 (ja) | 回路装置 | |
| JPH09223705A (ja) | 半導体装置 | |
| JP2745932B2 (ja) | 半導体装置 | |
| JP3491885B2 (ja) | 半導体装置 | |
| JP3302810B2 (ja) | 半導体装置 | |
| JP2001077230A (ja) | リードフレーム及びそれを用いた半導体装置実装体 | |
| WO2008015213A1 (en) | Distributed esd protection | |
| JP3283709B2 (ja) | バイパスコンデンサの接続方法 | |
| JP2677087B2 (ja) | 半導体集積回路 | |
| JPH012345A (ja) | 半導体集積回路装置 |