JPH10326868A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10326868A JPH10326868A JP13535197A JP13535197A JPH10326868A JP H10326868 A JPH10326868 A JP H10326868A JP 13535197 A JP13535197 A JP 13535197A JP 13535197 A JP13535197 A JP 13535197A JP H10326868 A JPH10326868 A JP H10326868A
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- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 信号ライン及び電源ラインに生じる静電気ノ
イズを低減することができる高周波ノイズカット回路を
組み込んだ半導体装置を提供する。また、半導体装置を
構成するトランジスタ、信号ライン、電源ライン等を静
電気ノイズから守り、誤動作し難くするＬＳＩの構造を
提供する。 【解決手段】 半導体集積回路素子内に形成されるコン
デンサと抵抗からなる高周波ノイズカット回路を形成
し、この高周波ノイズカット回路によりパッドからの信
号ラインに生じる静電気ノイズを低減する。また、多層
メタルまたは多結晶シリコンによって信号ライン、電源
ライン、トランジスタ等を覆うことにより、容量（コン
デンサ）Ｃを持たせることにより、静電気ノイズによる
内部変動を均一化するとともに、電磁波ノイズから守る
ことで誤動作を防ぐ。
イズを低減することができる高周波ノイズカット回路を
組み込んだ半導体装置を提供する。また、半導体装置を
構成するトランジスタ、信号ライン、電源ライン等を静
電気ノイズから守り、誤動作し難くするＬＳＩの構造を
提供する。 【解決手段】 半導体集積回路素子内に形成されるコン
デンサと抵抗からなる高周波ノイズカット回路を形成
し、この高周波ノイズカット回路によりパッドからの信
号ラインに生じる静電気ノイズを低減する。また、多層
メタルまたは多結晶シリコンによって信号ライン、電源
ライン、トランジスタ等を覆うことにより、容量（コン
デンサ）Ｃを持たせることにより、静電気ノイズによる
内部変動を均一化するとともに、電磁波ノイズから守る
ことで誤動作を防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯機器等に用い
られるＬＳＩにおける静電気ノイズによる誤動作防止の
ためのＬＳＩ構造及び回路構成を有する半導体装置に関
するものである。
られるＬＳＩにおける静電気ノイズによる誤動作防止の
ためのＬＳＩ構造及び回路構成を有する半導体装置に関
するものである。
【０００２】
【従来の技術】一般的に、信号線に飛び込んでくる信号
ノイズについては、ノイズカット用のローパスフィルタ
（以下、ＬＰＦと言う）やフリップフロップを用いたノ
イズ除去回路を設けて、これを除去するようにしてい
た。
ノイズについては、ノイズカット用のローパスフィルタ
（以下、ＬＰＦと言う）やフリップフロップを用いたノ
イズ除去回路を設けて、これを除去するようにしてい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の方法では、静電気ノイズによるＬＳＩ基板の電
圧変動などによって、この電圧変動の不均一が原因で、
内部に生じる高周波ノイズの影響を取り除くことは困難
であった。また、電源ラインそのものに生じる電源ノイ
ズに対しても十分な対策がとられていないのが現状であ
る。
た従来の方法では、静電気ノイズによるＬＳＩ基板の電
圧変動などによって、この電圧変動の不均一が原因で、
内部に生じる高周波ノイズの影響を取り除くことは困難
であった。また、電源ラインそのものに生じる電源ノイ
ズに対しても十分な対策がとられていないのが現状であ
る。
【０００４】更に、電磁波ノイズについても対策が存在
しない状況である。本発明は、上記問題点を除去し、静
電気ノイズによって生じる半導体装置の誤動作を防止す
る回路構成とＬＳＩ構造を組み込んだ半導体装置を提供
することを目的とする。
しない状況である。本発明は、上記問題点を除去し、静
電気ノイズによって生じる半導体装置の誤動作を防止す
る回路構成とＬＳＩ構造を組み込んだ半導体装置を提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体集積回路素子内に形成されるコンデンサと
抵抗からなる高周波ノイズカット回路を形成し、この高
周波ノイズカット回路によりクロック等の信号ラインに
生じる静電気ノイズを低減するようにしたものである。
成するために、 〔１〕半導体集積回路素子内に形成されるコンデンサと
抵抗からなる高周波ノイズカット回路を形成し、この高
周波ノイズカット回路によりクロック等の信号ラインに
生じる静電気ノイズを低減するようにしたものである。
【０００６】〔２〕上記〔１〕記載の半導体装置におい
て、前記高周波ノイズカット回路を電源ラインのパッド
の近傍に形成するようにしたものである。 〔３〕上記〔１〕又は〔２〕記載の半導体装置におい
て、前記半導体集積回路素子内に形成される回路の機能
ブロックの電源ライン入口にコンデンサを形成するよう
にしたものである。
て、前記高周波ノイズカット回路を電源ラインのパッド
の近傍に形成するようにしたものである。 〔３〕上記〔１〕又は〔２〕記載の半導体装置におい
て、前記半導体集積回路素子内に形成される回路の機能
ブロックの電源ライン入口にコンデンサを形成するよう
にしたものである。
【０００７】〔４〕上記〔１〕、〔２〕又は〔３〕記載
の半導体装置において、前記コンデンサを半導体集積回
路素子内の酸化膜を介して存在する一対の信号線又は電
源ライン（つまり、メタル−メタル メタル−多結晶シ
リコン 多結晶シリコン−多結晶シリコンの組み合わ
せ）とによって形成するようにしたものである。 〔５〕上記〔１〕又は〔２〕記載の半導体装置におい
て、前記抵抗を半導体集積回路素子内を引き回されるメ
タル又は多結晶シリコンによって形成するようにしたも
のである。
の半導体装置において、前記コンデンサを半導体集積回
路素子内の酸化膜を介して存在する一対の信号線又は電
源ライン（つまり、メタル−メタル メタル−多結晶シ
リコン 多結晶シリコン−多結晶シリコンの組み合わ
せ）とによって形成するようにしたものである。 〔５〕上記〔１〕又は〔２〕記載の半導体装置におい
て、前記抵抗を半導体集積回路素子内を引き回されるメ
タル又は多結晶シリコンによって形成するようにしたも
のである。
【０００８】〔６〕半導体チップの表面をメタル又は多
結晶シリコンによって覆うようにしたものである。
結晶シリコンによって覆うようにしたものである。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体装置に組み込まれる第１の回路
構成の説明図である。この図に示すように、半導体装置
のパッド３に接続される抵抗２、この抵抗２の負荷側で
あって、かつアース４間に接続されるコンデンサ１から
なる高周波ノイズカット回路を形成するようにしてい
る。なお、抵抗２は信号及び電源ラインの引き回しによ
って抵抗成分を持っているため、あらためて抵抗素子と
して作り込むまでもない。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体装置に組み込まれる第１の回路
構成の説明図である。この図に示すように、半導体装置
のパッド３に接続される抵抗２、この抵抗２の負荷側で
あって、かつアース４間に接続されるコンデンサ１から
なる高周波ノイズカット回路を形成するようにしてい
る。なお、抵抗２は信号及び電源ラインの引き回しによ
って抵抗成分を持っているため、あらためて抵抗素子と
して作り込むまでもない。
【００１０】この実施例では、特に、パッドから入力さ
れ、半導体装置内部に引き回される信号のうち、ノイズ
による影響を受けやすい信号ライン、例えばテスト信号
等に対する対策回路として適用される。図２は本発明の
第１実施例を示す半導体装置に組み込まれる第２の回路
構成の説明図である。
れ、半導体装置内部に引き回される信号のうち、ノイズ
による影響を受けやすい信号ライン、例えばテスト信号
等に対する対策回路として適用される。図２は本発明の
第１実施例を示す半導体装置に組み込まれる第２の回路
構成の説明図である。
【００１１】この実施例では、高周波ノイズカット回路
の構成は、第１実施例と同様であるが、その高周波ノイ
ズカット回路は内部信号発生回路５に接続されて、半導
体装置内部を引き回す信号ラインに対する対策回路とし
て適用される。なお、抵抗２は信号ラインの引き回しに
よって抵抗成分を持っているため、あらためて抵抗素子
として作り込むまでもない。
の構成は、第１実施例と同様であるが、その高周波ノイ
ズカット回路は内部信号発生回路５に接続されて、半導
体装置内部を引き回す信号ラインに対する対策回路とし
て適用される。なお、抵抗２は信号ラインの引き回しに
よって抵抗成分を持っているため、あらためて抵抗素子
として作り込むまでもない。
【００１２】図３は本発明の第２実施例を示す半導体装
置に組み込まれる第３の回路構成の説明図である。図３
（ａ）においては、半導体装置（ＬＳＩ）１０内に電源
ＶDDパッド１１、アースＧＮＤパッド１２が設けられて
おり、これらのパッド１１と１２間にコンデンサ１が接
続され、ＬＳＩ内部素子１５内の電源ラインに抵抗１３
と、アースラインに抵抗１４が接続されるようになって
いる。
置に組み込まれる第３の回路構成の説明図である。図３
（ａ）においては、半導体装置（ＬＳＩ）１０内に電源
ＶDDパッド１１、アースＧＮＤパッド１２が設けられて
おり、これらのパッド１１と１２間にコンデンサ１が接
続され、ＬＳＩ内部素子１５内の電源ラインに抵抗１３
と、アースラインに抵抗１４が接続されるようになって
いる。
【００１３】図３（ｂ）においては、半導体装置（ＬＳ
Ｉ）２０内に電源ＶDDパッド２１、アースＧＮＤパッド
２２が設けられており、電源ＶDDパッド２１に抵抗２３
と、アースＧＮＤパッド２２に抵抗２４が接続され、そ
れらの負荷側の電源ラインとアースライン間にコンデン
サ１が接続されるようになっている。なお、２５はＬＳ
Ｉ内部素子である。
Ｉ）２０内に電源ＶDDパッド２１、アースＧＮＤパッド
２２が設けられており、電源ＶDDパッド２１に抵抗２３
と、アースＧＮＤパッド２２に抵抗２４が接続され、そ
れらの負荷側の電源ラインとアースライン間にコンデン
サ１が接続されるようになっている。なお、２５はＬＳ
Ｉ内部素子である。
【００１４】図４は本発明の第３実施例を示す半導体装
置に組み込まれる第４の回路構成の説明図である。以
下、各実施例において多結晶シリコンという場合には、
ポリシリコン、ポリサイド等のポリシリコンあるいはポ
リシリコンとの化合物（反応物）のことを総称してい
る。
置に組み込まれる第４の回路構成の説明図である。以
下、各実施例において多結晶シリコンという場合には、
ポリシリコン、ポリサイド等のポリシリコンあるいはポ
リシリコンとの化合物（反応物）のことを総称してい
る。
【００１５】図４（ａ）においては、電源ラインに抵抗
３１が、アースラインに抵抗３２が接続され、それらの
負荷側の電源ラインとアースライン間にコンデンサ１が
接続され、そのコンデンサ１の負荷側にコンデンサ１と
並列にＬＳＩ上の素子３３が形成されるようになってい
る。図４（ｂ）においては、電源ラインとアースライン
間にコンデンサ１が形成され、その負荷側の電源ライン
に抵抗４１とアースラインに抵抗４２が接続され、その
負荷側の電源ラインとアースライン間にＬＳＩ上の素子
４３が形成されるようになっている。
３１が、アースラインに抵抗３２が接続され、それらの
負荷側の電源ラインとアースライン間にコンデンサ１が
接続され、そのコンデンサ１の負荷側にコンデンサ１と
並列にＬＳＩ上の素子３３が形成されるようになってい
る。図４（ｂ）においては、電源ラインとアースライン
間にコンデンサ１が形成され、その負荷側の電源ライン
に抵抗４１とアースラインに抵抗４２が接続され、その
負荷側の電源ラインとアースライン間にＬＳＩ上の素子
４３が形成されるようになっている。
【００１６】上記した第３及び第４実施例では、高周波
ノイズカット回路は、電源回路に接続されており、電源
に対する対策回路として適用される。なお、抵抗につい
ては、本来より信号及び電源ラインの引き回しによって
抵抗成分を持っているため、あらためて抵抗素子として
作り込むまでもない。上記のように構成することによ
り、静電気ノイズの影響により、ＬＳＩ内部で電圧変動
が発生した際に、内部の誤動作を引き起こす恐れのある
信号のノイズのピークを、コンデンサと抵抗によって低
減することができ、誤動作を防止することができる。
ノイズカット回路は、電源回路に接続されており、電源
に対する対策回路として適用される。なお、抵抗につい
ては、本来より信号及び電源ラインの引き回しによって
抵抗成分を持っているため、あらためて抵抗素子として
作り込むまでもない。上記のように構成することによ
り、静電気ノイズの影響により、ＬＳＩ内部で電圧変動
が発生した際に、内部の誤動作を引き起こす恐れのある
信号のノイズのピークを、コンデンサと抵抗によって低
減することができ、誤動作を防止することができる。
【００１７】クロックに関しても発振波形上にのってく
る高周波ノイズを低減することができる。また、ＬＳＩ
外部の電圧変動により、電源端子に印加されるノイズに
ついても、電源パッド近傍に配置されるコンデンサと抵
抗によって低減することができる。
る高周波ノイズを低減することができる。また、ＬＳＩ
外部の電圧変動により、電源端子に印加されるノイズに
ついても、電源パッド近傍に配置されるコンデンサと抵
抗によって低減することができる。
【００１８】信号ライン同様、内部で生じる電源間ノイ
ズのピークについては、ＬＳＩ内部に配置されるコンデ
ンサと抵抗によって低減することができる。次に、上記
した半導体装置に組み込まれる高周波ノイズカット回路
の具体的構造例として、信号ラインや電源ラインとして
使用するメタル層（金属層）や多結晶シリコン層からな
る多層化により、ＬＳＩを構成する素子や信号ラインを
覆ったり、又はサンドイッチ構造に構成する第６実施例
について説明する。
ズのピークについては、ＬＳＩ内部に配置されるコンデ
ンサと抵抗によって低減することができる。次に、上記
した半導体装置に組み込まれる高周波ノイズカット回路
の具体的構造例として、信号ラインや電源ラインとして
使用するメタル層（金属層）や多結晶シリコン層からな
る多層化により、ＬＳＩを構成する素子や信号ラインを
覆ったり、又はサンドイッチ構造に構成する第６実施例
について説明する。
【００１９】以下、その詳細について述べる。図５は本
発明の実施例を示す多層メタルや多層結晶シリコン層に
より覆われたトランジスタの断面図である。この図にお
いて、５１は半導体基板（ＬＳＩ基板）、５２，５３は
ソース・ドレイン、５４，５５は酸化膜、５６はゲート
（多結晶シリコン）、５７は第１層メタルであり、ソー
ス・ドレイン５２，５３、ゲート５６へとそれぞれ接続
される配線である。その第１層メタル５７上に酸化膜５
８が形成され、更にその上に第２層メタル又は第２層多
結晶シリコン５９が形成されている。
発明の実施例を示す多層メタルや多層結晶シリコン層に
より覆われたトランジスタの断面図である。この図にお
いて、５１は半導体基板（ＬＳＩ基板）、５２，５３は
ソース・ドレイン、５４，５５は酸化膜、５６はゲート
（多結晶シリコン）、５７は第１層メタルであり、ソー
ス・ドレイン５２，５３、ゲート５６へとそれぞれ接続
される配線である。その第１層メタル５７上に酸化膜５
８が形成され、更にその上に第２層メタル又は第２層多
結晶シリコン５９が形成されている。
【００２０】したがって、第１層メタル５７と第２層メ
タル又は第２層多結晶シリコン５９間、つまり、ソース
の配線５７Ａと第２層メタル又は第２層多結晶シリコン
５９、ゲートの配線５７Ｂと第２層メタル又は第２層多
結晶シリコン５９、ドレインの配線５７Ｃと第２層メタ
ル又は第２層多結晶シリコン５９間には、それぞれコン
デンサＣを形成することができる。それぞれのコンデン
サにより静電気ノイズによる電位変動の均一化が図られ
ることになる。
タル又は第２層多結晶シリコン５９間、つまり、ソース
の配線５７Ａと第２層メタル又は第２層多結晶シリコン
５９、ゲートの配線５７Ｂと第２層メタル又は第２層多
結晶シリコン５９、ドレインの配線５７Ｃと第２層メタ
ル又は第２層多結晶シリコン５９間には、それぞれコン
デンサＣを形成することができる。それぞれのコンデン
サにより静電気ノイズによる電位変動の均一化が図られ
ることになる。
【００２１】図６は本発明の実施例を示すコンデンサを
組み込んだ信号ラインの模式図である。図６（ａ）で
は、半導体基板（ＬＳＩ基板）６１上には酸化膜６２を
形成し、その上に信号ライン６３、酸化膜６４、第２の
多結晶シリコン又はメタル６５を順次形成するようにし
ており、ＬＳＩ基板６１と信号ライン６３間にはコンデ
ンサＣ1 、信号ライン６３と第２の多結晶シリコン又は
第２層メタル６５間にはコンデンサＣ2 を形成するよう
にしている。
組み込んだ信号ラインの模式図である。図６（ａ）で
は、半導体基板（ＬＳＩ基板）６１上には酸化膜６２を
形成し、その上に信号ライン６３、酸化膜６４、第２の
多結晶シリコン又はメタル６５を順次形成するようにし
ており、ＬＳＩ基板６１と信号ライン６３間にはコンデ
ンサＣ1 、信号ライン６３と第２の多結晶シリコン又は
第２層メタル６５間にはコンデンサＣ2 を形成するよう
にしている。
【００２２】図６（ｂ）では、信号ライン７１の上方に
は酸化膜７２を介して多結晶シリコン又はメタル７３
を、信号ライン７１の下方にも酸化膜７４を介して多結
晶シリコン又はメタル７５を形成するようにしている。
したがって、信号ライン７１と多結晶シリコン又はメタ
ル７３との間にはコンデンサＣ3 、信号ライン７１と多
結晶シリコン又はメタル７５との間にはコンデンサＣ4
を形成することができる。
は酸化膜７２を介して多結晶シリコン又はメタル７３
を、信号ライン７１の下方にも酸化膜７４を介して多結
晶シリコン又はメタル７５を形成するようにしている。
したがって、信号ライン７１と多結晶シリコン又はメタ
ル７３との間にはコンデンサＣ3 、信号ライン７１と多
結晶シリコン又はメタル７５との間にはコンデンサＣ4
を形成することができる。
【００２３】上記したように、この実施例では、信号ラ
インや電源ラインとしている多結晶シリコン又はメタル
を、別の多結晶シリコン又はメタルにより覆う。あるい
は、更に別の多結晶シリコン又はメタルを用いてサンド
イッチ構造とし、コンデンサを形成する。図７〜図１０
は本発明の第６実施例のＬＳＩチップ全体をメタル又は
多結晶シリコンにより覆った例を示す図である。
インや電源ラインとしている多結晶シリコン又はメタル
を、別の多結晶シリコン又はメタルにより覆う。あるい
は、更に別の多結晶シリコン又はメタルを用いてサンド
イッチ構造とし、コンデンサを形成する。図７〜図１０
は本発明の第６実施例のＬＳＩチップ全体をメタル又は
多結晶シリコンにより覆った例を示す図である。
【００２４】図７に示すように、多層化された多結晶シ
リコン層又はメタル層８１をＬＳＩチップ８０の中央部
に配置し、ＬＳＩチップ８０の周辺部にパッド８２を配
置するように構成している。また、図８に示すように、
柵形状に形成し、多層化された多結晶シリコン層又はメ
タル層８３をＬＳＩチップ８０の中央部に配置し、ＬＳ
Ｉチップ８０の周辺部にパッド８４を配置するように構
成している。
リコン層又はメタル層８１をＬＳＩチップ８０の中央部
に配置し、ＬＳＩチップ８０の周辺部にパッド８２を配
置するように構成している。また、図８に示すように、
柵形状に形成し、多層化された多結晶シリコン層又はメ
タル層８３をＬＳＩチップ８０の中央部に配置し、ＬＳ
Ｉチップ８０の周辺部にパッド８４を配置するように構
成している。
【００２５】更に、図９に示すように、格子状に形成
し、多層化された多結晶シリコン層又はメタル層８５を
ＬＳＩチップ８０の中央部に配置し、ＬＳＩチップ８０
の周辺部にパッド８６を配置するように構成している。
また、図１０に示すように、機能ブロック又は信号配線
領域などの指定エリアの上に形成し、多層化された多結
晶シリコン層又はメタル層８７をＬＳＩチップ８０の中
央部に配置し、ＬＳＩチップ８０の周辺部にパッド８８
を配置するように構成している。
し、多層化された多結晶シリコン層又はメタル層８５を
ＬＳＩチップ８０の中央部に配置し、ＬＳＩチップ８０
の周辺部にパッド８６を配置するように構成している。
また、図１０に示すように、機能ブロック又は信号配線
領域などの指定エリアの上に形成し、多層化された多結
晶シリコン層又はメタル層８７をＬＳＩチップ８０の中
央部に配置し、ＬＳＩチップ８０の周辺部にパッド８８
を配置するように構成している。
【００２６】上記した多結晶シリコン層又はメタル層
は、ＬＳＩ基板（ＶDD又はＧＮＤ）に固定されるかフロ
ーティング状態におかれる。通常は、ＬＳＩチップ８０
の外部で発生した静電気ノイズによりＬＳＩチップ８０
内で電圧変動が発生した場合、ＬＳＩ基板が電圧変動を
引き起こすことになるが、本発明によれば、ＬＳＩチッ
プ８０上に構成された多層化された多結晶シリコン層又
はメタル層とトランジスタを構成する信号ライン、電源
ラインやゲートの間に、容量（コンデンサ）が存在する
ため、内部の状態が保持された状態で電圧変動する。
は、ＬＳＩ基板（ＶDD又はＧＮＤ）に固定されるかフロ
ーティング状態におかれる。通常は、ＬＳＩチップ８０
の外部で発生した静電気ノイズによりＬＳＩチップ８０
内で電圧変動が発生した場合、ＬＳＩ基板が電圧変動を
引き起こすことになるが、本発明によれば、ＬＳＩチッ
プ８０上に構成された多層化された多結晶シリコン層又
はメタル層とトランジスタを構成する信号ライン、電源
ラインやゲートの間に、容量（コンデンサ）が存在する
ため、内部の状態が保持された状態で電圧変動する。
【００２７】これにより、ＬＳＩのＶDD−ＧＮＤ間電位
は、ＬＳＩチップ８０内部で均一に保たれることにな
り、誤動作は起こり難くなる。また、ＬＳＩに飛び込ん
でくる電磁波性ノイズについては、ＬＳＩを覆った多層
化された多結晶シリコン層又はメタル層により吸収され
る。容量性誘電性についても、ＬＳＩを覆った多層化さ
れた多結晶シリコン層又はメタル層に対して容量性／誘
電性を持ったとしても、その下のＬＳＩの状態は上記の
通り保持されているために、誤動作し難くなる。
は、ＬＳＩチップ８０内部で均一に保たれることにな
り、誤動作は起こり難くなる。また、ＬＳＩに飛び込ん
でくる電磁波性ノイズについては、ＬＳＩを覆った多層
化された多結晶シリコン層又はメタル層により吸収され
る。容量性誘電性についても、ＬＳＩを覆った多層化さ
れた多結晶シリコン層又はメタル層に対して容量性／誘
電性を持ったとしても、その下のＬＳＩの状態は上記の
通り保持されているために、誤動作し難くなる。
【００２８】このように、多層化された多結晶シリコン
層又はメタル層を用いて、ＬＳＩの素子を覆うことによ
り、これらの多結晶シリコン層又はメタル層とＬＳＩの
各素子／信号ライン／電源ラインとの間に生じる容量の
存在によって、静電気ノイズによる電圧変動が生じて
も、内部状態は保持され、誤動作しないという効果が得
られる。
層又はメタル層を用いて、ＬＳＩの素子を覆うことによ
り、これらの多結晶シリコン層又はメタル層とＬＳＩの
各素子／信号ライン／電源ラインとの間に生じる容量の
存在によって、静電気ノイズによる電圧変動が生じて
も、内部状態は保持され、誤動作しないという効果が得
られる。
【００２９】さらに、容量性／誘電性のノイズに対して
も、表面を覆う多層化された多結晶シリコン層又はメタ
ル層との間で変動が起きても、その下のＬＳＩ上では状
態が均一に保たれており、誤動作しない。また、電磁性
のノイズについても表面で吸収されることにより、下部
のＬＳＩへの影響はなくなる。
も、表面を覆う多層化された多結晶シリコン層又はメタ
ル層との間で変動が起きても、その下のＬＳＩ上では状
態が均一に保たれており、誤動作しない。また、電磁性
のノイズについても表面で吸収されることにより、下部
のＬＳＩへの影響はなくなる。
【００３０】以上により、静電気ノイズによる耐性の向
上を図ることができる。なお、本発明は上記実施例に限
定されるものではなく、本発明の趣旨に基づいて種々の
変形が可能であり、それらを本発明の範囲から排除する
ものではない。
上を図ることができる。なお、本発明は上記実施例に限
定されるものではなく、本発明の趣旨に基づいて種々の
変形が可能であり、それらを本発明の範囲から排除する
ものではない。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＬＳＩ内部に高周波ノイズカットのためのコン
デンサ及び必要に応じて抵抗を組み込むことにより、静
電気ノイズによって、生じる電圧変動とＬＳＩ内部での
電圧変動の不均一によって生じる信号ライン、クロック
ライン、電源ライン等に発生するノイズを低減すること
ができ、誤動作を防止することができる。
よれば、ＬＳＩ内部に高周波ノイズカットのためのコン
デンサ及び必要に応じて抵抗を組み込むことにより、静
電気ノイズによって、生じる電圧変動とＬＳＩ内部での
電圧変動の不均一によって生じる信号ライン、クロック
ライン、電源ライン等に発生するノイズを低減すること
ができ、誤動作を防止することができる。
【図１】本発明の第１実施例を示す半導体装置に組み込
まれる第１の回路構成の説明図である。
まれる第１の回路構成の説明図である。
【図２】本発明の第１実施例を示す半導体装置に組み込
まれる第２の回路構成の説明図である。
まれる第２の回路構成の説明図である。
【図３】本発明の第２実施例を示す半導体装置に組み込
まれる第３の回路構成の説明図である。
まれる第３の回路構成の説明図である。
【図４】本発明の第３実施例を示す半導体装置に組み込
まれる第４の回路構成の説明図である。
まれる第４の回路構成の説明図である。
【図５】本発明の実施例を示す多層メタルや多層結晶シ
リコン層により覆われたトランジスタの断面図である。
リコン層により覆われたトランジスタの断面図である。
【図６】本発明の実施例を示すコンデンサを組み込んだ
信号ラインの模式図である。
信号ラインの模式図である。
【図７】本発明の第６実施例のＬＳＩチップ全体に容量
（コンデンサ）を持たせた例を示す図（その１）であ
る。
（コンデンサ）を持たせた例を示す図（その１）であ
る。
【図８】本発明の第６実施例のＬＳＩチップ全体に容量
（コンデンサ）を持たせた例を示す図（その２）であ
る。
（コンデンサ）を持たせた例を示す図（その２）であ
る。
【図９】本発明の第６実施例のＬＳＩチップ全体に容量
（コンデンサ）を持たせた例を示す図（その３）であ
る。
（コンデンサ）を持たせた例を示す図（その３）であ
る。
【図１０】本発明の第６実施例のＬＳＩチップ全体にだ
容量（コンデンサ）を持たせた例を示す図（その４）で
ある。
容量（コンデンサ）を持たせた例を示す図（その４）で
ある。
１ コンデンサ ２，１３，１４，２３，２４，３１，３２，４１，４２
抵抗 ３，８２，８４，８６，８８ パッド ４ アース ５ 内部信号発生回路 １０，２０ 半導体装置（ＬＳＩ） １１，２１ 電源ＶDDパッド １２，２２ アースＧＮＤパッド １５，２５ ＬＳＩ内部素子 ３３，４３ ＬＳＩ上の素子 ５１，６１ 半導体基板（ＬＳＩ基板） ５２，５３ ソース・ドレイン ５４，５５，５８，６２，６４，７２，７４ 酸化膜 ５６ ゲート（多結晶シリコン） ５７ 第１層メタル ５７Ａ ソースの配線 ５７Ｂ ゲートの配線 ５７Ｃ ドレインの配線 ５９ 第２層メタル又は第２層多結晶シリコン ６３，７１ 信号ライン ６５，７３，７５ 多結晶シリコン又はメタル ８０ ＬＳＩチップ ８１，８３，８５，８７ 多層化された多結晶シリコ
ン層又はメタル層
抵抗 ３，８２，８４，８６，８８ パッド ４ アース ５ 内部信号発生回路 １０，２０ 半導体装置（ＬＳＩ） １１，２１ 電源ＶDDパッド １２，２２ アースＧＮＤパッド １５，２５ ＬＳＩ内部素子 ３３，４３ ＬＳＩ上の素子 ５１，６１ 半導体基板（ＬＳＩ基板） ５２，５３ ソース・ドレイン ５４，５５，５８，６２，６４，７２，７４ 酸化膜 ５６ ゲート（多結晶シリコン） ５７ 第１層メタル ５７Ａ ソースの配線 ５７Ｂ ゲートの配線 ５７Ｃ ドレインの配線 ５９ 第２層メタル又は第２層多結晶シリコン ６３，７１ 信号ライン ６５，７３，７５ 多結晶シリコン又はメタル ８０ ＬＳＩチップ ８１，８３，８５，８７ 多層化された多結晶シリコ
ン層又はメタル層
Claims (6)
- 【請求項１】 半導体集積回路素子内に形成されるコン
デンサと抵抗からなる高周波ノイズカット回路を形成
し、該高周波ノイズカット回路によりクロック等の信号
ラインに生じる静電気ノイズを低減することを特徴とす
る半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記高周波ノイズカット回路を電源ラインのパッドの近傍
に形成することを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、前記半導体集積回路素子内に形成される回路の機能
ブロックの電源ライン入口にコンデンサを形成すること
を特徴とする半導体装置。 - 【請求項４】 請求項１、２又は３記載の半導体装置に
おいて、前記コンデンサを半導体集積回路素子内の酸化
膜を介して存在する一対の信号線又は電源ラインとによ
って形成することを特徴とする半導体装置。 - 【請求項５】 請求項１又は２記載の半導体装置におい
て、前記抵抗を半導体集積回路素子内を引き回されるメ
タル又は多結晶シリコンによって形成することを特徴と
する半導体装置。 - 【請求項６】 ＬＳＩを構成するトランジスタ、信号ラ
イン、電源ライン等をメタル又は多結晶シリコンによっ
て覆うことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13535197A JPH10326868A (ja) | 1997-05-26 | 1997-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13535197A JPH10326868A (ja) | 1997-05-26 | 1997-05-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326868A true JPH10326868A (ja) | 1998-12-08 |
Family
ID=15149735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13535197A Withdrawn JPH10326868A (ja) | 1997-05-26 | 1997-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10326868A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355970B1 (en) | 1999-05-19 | 2002-03-12 | Nec Corporation | Semiconductor device having a high frequency electronic circuit |
| US6657318B2 (en) | 2000-07-26 | 2003-12-02 | Denso Corporation | Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device |
| US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
| WO2006093204A1 (ja) * | 2005-03-02 | 2006-09-08 | Rohm Co., Ltd | 半導体集積回路装置 |
| US7239005B2 (en) | 2003-07-18 | 2007-07-03 | Yamaha Corporation | Semiconductor device with bypass capacitor |
| JP2007214226A (ja) * | 2006-02-08 | 2007-08-23 | Oki Electric Ind Co Ltd | 静電気放電保護回路 |
| JP2016001635A (ja) * | 2014-06-11 | 2016-01-07 | 富士電機株式会社 | 半導体装置 |
-
1997
- 1997-05-26 JP JP13535197A patent/JPH10326868A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355970B1 (en) | 1999-05-19 | 2002-03-12 | Nec Corporation | Semiconductor device having a high frequency electronic circuit |
| US6657318B2 (en) | 2000-07-26 | 2003-12-02 | Denso Corporation | Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device |
| US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
| US7239005B2 (en) | 2003-07-18 | 2007-07-03 | Yamaha Corporation | Semiconductor device with bypass capacitor |
| WO2006093204A1 (ja) * | 2005-03-02 | 2006-09-08 | Rohm Co., Ltd | 半導体集積回路装置 |
| US7782585B2 (en) | 2005-03-02 | 2010-08-24 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
| JP2007214226A (ja) * | 2006-02-08 | 2007-08-23 | Oki Electric Ind Co Ltd | 静電気放電保護回路 |
| JP2016001635A (ja) * | 2014-06-11 | 2016-01-07 | 富士電機株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |