JPH059873B2 - - Google Patents
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- Publication number
- JPH059873B2 JPH059873B2 JP61253016A JP25301686A JPH059873B2 JP H059873 B2 JPH059873 B2 JP H059873B2 JP 61253016 A JP61253016 A JP 61253016A JP 25301686 A JP25301686 A JP 25301686A JP H059873 B2 JPH059873 B2 JP H059873B2
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- JP
- Japan
- Prior art keywords
- data
- fifo
- circuit
- stage
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000001514 detection method Methods 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジタル半導体論理回路に用いられ
るFIFO回路のデータ空領域検出回路に関する。
るFIFO回路のデータ空領域検出回路に関する。
現在、蓄積したデータを入力した順に出力する
方式（以下、FIFO方式と記す）実現するのに、
シフトレジスタを使用する場合と、RAM
（Random Access Memory）を使用する場合が
ある。特にアナログ遅延によるシフトクロツク用
いたドミノ方式で制御されるシフトレジスタで構
成されたFIFO方式を実現する回路（以下、ドミ
ノ方式のFIFO回路と記す）は、一般にシフト動
作が高速であるため、高速なFIFOの動作を必要
とする回路に広く用いられている。
方式（以下、FIFO方式と記す）実現するのに、
シフトレジスタを使用する場合と、RAM
（Random Access Memory）を使用する場合が
ある。特にアナログ遅延によるシフトクロツク用
いたドミノ方式で制御されるシフトレジスタで構
成されたFIFO方式を実現する回路（以下、ドミ
ノ方式のFIFO回路と記す）は、一般にシフト動
作が高速であるため、高速なFIFOの動作を必要
とする回路に広く用いられている。
従来、この種のドミノ方式のFIFO回路のデー
タ空領域を検出する場合、初段から最終段までの
適当な段の制御部によつて示されるデータの有無
の情報から信号を作つている。
タ空領域を検出する場合、初段から最終段までの
適当な段の制御部によつて示されるデータの有無
の情報から信号を作つている。
第３図は従来のドミノ方式による10段のFIFO
回路の回路図であり、全段がすべてデータ空領域
であることを検出する回路の一例を含んでいる。
この回路は、10段のFIFO回路２０（FIFO１〜
FIFO１０）と、ｎ−ch MOSトランジスタ２１
〜３０とｐ−ch MOSトランジスタ３１とから構
成される。
回路の回路図であり、全段がすべてデータ空領域
であることを検出する回路の一例を含んでいる。
この回路は、10段のFIFO回路２０（FIFO１〜
FIFO１０）と、ｎ−ch MOSトランジスタ２１
〜３０とｐ−ch MOSトランジスタ３１とから構
成される。
また第４図は第３図の各接続点の動作の一例を
示すタイミング図である。このタイミング図は、
システムクロツクφに同期した書込信号WRでク
ロツクφがハイレベルの状態のときに、初段
FIFOへのデータ書込みを３バイト実行し、次に、
システムクロツクφとは非同期の読出信号RDで
データ読出しを３バイト行なつた場合を示してい
る。
示すタイミング図である。このタイミング図は、
システムクロツクφに同期した書込信号WRでク
ロツクφがハイレベルの状態のときに、初段
FIFOへのデータ書込みを３バイト実行し、次に、
システムクロツクφとは非同期の読出信号RDで
データ読出しを３バイト行なつた場合を示してい
る。
上述した従来のドミノ方式のFIFO回路に於け
るデータ空領域検出回路は、FIFOにデータを書
込むと、データの存在する段のデータの有無を示
す信号をゲート入力とするMOトランジスタが導
通状態になるため、データがすべてFIFOから読
出されるまで、グランドをゲート入力とする負荷
のｐ−ch MOSトランジスタ３１から前記データ
の存在する段のデータの有無を示す信号をゲート
入力とするMOSトランジスタを通して時間T′の
間貫通電流が流れるという欠点がある。
るデータ空領域検出回路は、FIFOにデータを書
込むと、データの存在する段のデータの有無を示
す信号をゲート入力とするMOトランジスタが導
通状態になるため、データがすべてFIFOから読
出されるまで、グランドをゲート入力とする負荷
のｐ−ch MOSトランジスタ３１から前記データ
の存在する段のデータの有無を示す信号をゲート
入力とするMOSトランジスタを通して時間T′の
間貫通電流が流れるという欠点がある。
本発明の目的は、このような欠点を除き、貫通
電流の流れる時間を短縮したFIFO回路のデータ
空領域検出回路を提供することにある。
電流の流れる時間を短縮したFIFO回路のデータ
空領域検出回路を提供することにある。
本発明のFIFO回路のデータ空領域検出回路は、
各電源端子および各出力端子がそれぞれ共通接続
されＮ段のFIFOの各段のデータの有無を示す信
号を各々ゲートに入力するＮ個のMOSトランジ
スタからなるＮ入力回路と、このＮ入力回路とは
異つた電源と接続され前記共通出力端子と共通接
続された出力端子を有し前記FIFOの終段のデー
タの有無を示す信号をゲート入力とし且つ前記
MOSトランジスタと相補関係にある一個のMOS
トランジスタからなる負荷回路とを備え、前記共
通出力からデータ有無を示す信号を出力すること
を特徴とする。
各電源端子および各出力端子がそれぞれ共通接続
されＮ段のFIFOの各段のデータの有無を示す信
号を各々ゲートに入力するＮ個のMOSトランジ
スタからなるＮ入力回路と、このＮ入力回路とは
異つた電源と接続され前記共通出力端子と共通接
続された出力端子を有し前記FIFOの終段のデー
タの有無を示す信号をゲート入力とし且つ前記
MOSトランジスタと相補関係にある一個のMOS
トランジスタからなる負荷回路とを備え、前記共
通出力からデータ有無を示す信号を出力すること
を特徴とする。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を含む回路図、第２
図は第１図のタイミング図で、10段のドミノ方式
のFIFO回路に全段のデータ空領域検出回路を適
用した場合を示している。本実施例は、初段の
FIFO１から最終段のFIFO１０で構成されるドミ
ノ方式のFIFO回路２０と、FIFO回路の１〜10段
目においてデータが存在する場合にそれぞれハイ
レベルとなる信号Ｑ１〜Ｑ１０をゲート入力とす
るｎ−ch MOSトランジスタ２１〜３０と、最終
段以外、つまりFIFOの１〜９段にデータが存在
する場合にだけｎ−ch MOSトランジスタ２１〜
２９の負荷トランジスタとなるｐ−ch MOSトラ
ンジスタ３１とにより構成される。
図は第１図のタイミング図で、10段のドミノ方式
のFIFO回路に全段のデータ空領域検出回路を適
用した場合を示している。本実施例は、初段の
FIFO１から最終段のFIFO１０で構成されるドミ
ノ方式のFIFO回路２０と、FIFO回路の１〜10段
目においてデータが存在する場合にそれぞれハイ
レベルとなる信号Ｑ１〜Ｑ１０をゲート入力とす
るｎ−ch MOSトランジスタ２１〜３０と、最終
段以外、つまりFIFOの１〜９段にデータが存在
する場合にだけｎ−ch MOSトランジスタ２１〜
２９の負荷トランジスタとなるｐ−ch MOSトラ
ンジスタ３１とにより構成される。
本実施例の動作として、第２図に示すようにシ
ステムクロツクφに同期した書込信号WRで
FIFOにデータの書込みを行なつた場合について
説明する。
ステムクロツクφに同期した書込信号WRで
FIFOにデータの書込みを行なつた場合について
説明する。
まず、FIFOの初段に最初のデータが入力され
ると、FIFO出力Ｑ１はデータが存在する場合に
ハイレベルになるから出力Ｑ１をゲート入力とす
るｎ−ch MOSトランジスタ２１は導通状態にな
る。また、この時データが存在する場合にハイレ
ベルになる信号Ｑ１０をゲート入力とするｐ−
ch MOSトランジスタ３１は出力Ｑ１をゲート入
力とするｎ−ch MOSトランジスタ２１に対して
負荷MOSトランジスタとなるから、この両者の
レシオ動作により出力Ｑ１０をゲート入力とする
ｐ−ch MOSトランジスタ３０から出力Ｑ１をゲ
ート入力とするｎ−ch MOSトランジスタ２１を
通して貫通電流が流れ始める。
ると、FIFO出力Ｑ１はデータが存在する場合に
ハイレベルになるから出力Ｑ１をゲート入力とす
るｎ−ch MOSトランジスタ２１は導通状態にな
る。また、この時データが存在する場合にハイレ
ベルになる信号Ｑ１０をゲート入力とするｐ−
ch MOSトランジスタ３１は出力Ｑ１をゲート入
力とするｎ−ch MOSトランジスタ２１に対して
負荷MOSトランジスタとなるから、この両者の
レシオ動作により出力Ｑ１０をゲート入力とする
ｐ−ch MOSトランジスタ３０から出力Ｑ１をゲ
ート入力とするｎ−ch MOSトランジスタ２１を
通して貫通電流が流れ始める。
この貫通電流は、最初のデータが終段（10段
目）に入力されるまでの時間Ｔの間流れる。この
データは１段当り遅くとも7nsで移動するため、
本実施例ではデータが遅くとも63nsで初段から終
段まで移動する。このデータが終段に入力される
と出力Ｑ１０はデータが存在する場合にハイレベ
ルになるから、出力Ｑ１０をゲート入力とするｐ
−ch MOSトランジスタ３０は非導通状態にな
り、貫通電流が流れなくなる。以後、終段にデー
タが存在する限り、出力Ｑ１０をゲート入力とす
るｐ−ch MOSトランジスタ３０は非導通状態に
なつているので貫通電流が流れることはない。
目）に入力されるまでの時間Ｔの間流れる。この
データは１段当り遅くとも7nsで移動するため、
本実施例ではデータが遅くとも63nsで初段から終
段まで移動する。このデータが終段に入力される
と出力Ｑ１０はデータが存在する場合にハイレベ
ルになるから、出力Ｑ１０をゲート入力とするｐ
−ch MOSトランジスタ３０は非導通状態にな
り、貫通電流が流れなくなる。以後、終段にデー
タが存在する限り、出力Ｑ１０をゲート入力とす
るｐ−ch MOSトランジスタ３０は非導通状態に
なつているので貫通電流が流れることはない。
なお、本実施例では、Ｎ段のFIFOの各段にお
いて、データが存在する場合にそれぞれハイレベ
ルとなる信号をゲート入力とするＮ個のｎ−ch
MOSトランジスタと、終段（Ｎ段目）以外つま
り１〜Ｎ−１段にデータが存在する場合にだけｎ
−ch MOSトランジスタの負荷MOSトランジス
タとなるｐ−ch MOSトランジスタにより構成さ
れる回路の場合を示したが、反対にＮ段のFIFO
の各段において、データが存在する場合にそれぞ
れローレベルとなる信号をゲート入力とするＮ個
のｎ−ch MOSトランジスタと、終段（Ｎ段目）
以後つまり１〜Ｎ−１段にデータが存在する場合
にだけこれらｐ−ch MOSトランジスタの負荷
MOSトランジスタとなるｐ−ch MOSトランジ
スタにより構成される回路についても同様の効果
を得ることが出来ることは明らかである。
いて、データが存在する場合にそれぞれハイレベ
ルとなる信号をゲート入力とするＮ個のｎ−ch
MOSトランジスタと、終段（Ｎ段目）以外つま
り１〜Ｎ−１段にデータが存在する場合にだけｎ
−ch MOSトランジスタの負荷MOSトランジス
タとなるｐ−ch MOSトランジスタにより構成さ
れる回路の場合を示したが、反対にＮ段のFIFO
の各段において、データが存在する場合にそれぞ
れローレベルとなる信号をゲート入力とするＮ個
のｎ−ch MOSトランジスタと、終段（Ｎ段目）
以後つまり１〜Ｎ−１段にデータが存在する場合
にだけこれらｐ−ch MOSトランジスタの負荷
MOSトランジスタとなるｐ−ch MOSトランジ
スタにより構成される回路についても同様の効果
を得ることが出来ることは明らかである。
以上説明したように、本発明のFIFO回路の空
領域検出回路は、従来負荷MOSトランジスタと
して使用されていたMOSトランジスタのゲート
入力にFIFOの終段のデータの有無を示す信号を
入力することにより、従来FIFOにデータが存在
するときに発生した貫通電流の流れる時間T′を、
FIFOの初段に最初のデータが入力されてから、
終段に最初のデータが入力されるまでという非常
に短かい時間Ｔ内に抑えることができるという効
果がある。
領域検出回路は、従来負荷MOSトランジスタと
して使用されていたMOSトランジスタのゲート
入力にFIFOの終段のデータの有無を示す信号を
入力することにより、従来FIFOにデータが存在
するときに発生した貫通電流の流れる時間T′を、
FIFOの初段に最初のデータが入力されてから、
終段に最初のデータが入力されるまでという非常
に短かい時間Ｔ内に抑えることができるという効
果がある。
また、本発明は、FIFOへのデータの書込信号
と書込信号の間隔、およびFIFOからのデータの
読出信号と読出信号の間隔が長くなるほど、さら
にFIFOに入力される連続的なデータの数が多い
ほど効果が一層顕著なものとなる。
と書込信号の間隔、およびFIFOからのデータの
読出信号と読出信号の間隔が長くなるほど、さら
にFIFOに入力される連続的なデータの数が多い
ほど効果が一層顕著なものとなる。
第１図は本発明をドミノ方式のFIFO回路のデ
ータ空領域検出回路に適用した一実施例の回路
図、第２図は第１図の各接点の動作例を示すタイ
ミング図、第３図は従来のドミノ方式の10段
FIFO回路の全段データ空領域検出回路の一例を
示す回路図、第４図は第３図の各接点の動作例を
示すタイミング図である。 ２０……FIFO回路、２１〜３０……ｎ−ch
MOSトランジスタ、３１……ｐ−ch MOSトラ
ンジスタ、φ……システムクロツク、FIFO１〜
FIFO１０……ドミノ方式制御部を含むFIFO回路
の各段回路、WR……書込制御信号、RD……読
出制御信号、Ｑ１〜Ｑ１０……データの有無を示
す出力信号、EMP信号……FIFO回路全段の空信
号、Ｔ，T′……貫通電流時間。
ータ空領域検出回路に適用した一実施例の回路
図、第２図は第１図の各接点の動作例を示すタイ
ミング図、第３図は従来のドミノ方式の10段
FIFO回路の全段データ空領域検出回路の一例を
示す回路図、第４図は第３図の各接点の動作例を
示すタイミング図である。 ２０……FIFO回路、２１〜３０……ｎ−ch
MOSトランジスタ、３１……ｐ−ch MOSトラ
ンジスタ、φ……システムクロツク、FIFO１〜
FIFO１０……ドミノ方式制御部を含むFIFO回路
の各段回路、WR……書込制御信号、RD……読
出制御信号、Ｑ１〜Ｑ１０……データの有無を示
す出力信号、EMP信号……FIFO回路全段の空信
号、Ｔ，T′……貫通電流時間。
Claims (1)
- １ 各電源端子および各出力端子がそれぞれ共通
接続されＮ段のFIFOの各段のデータの有無を示
す信号を各々ゲートに入力するＮ個のMOSトラ
ンジスタからなるＮ入力回路と、このＮ入力回路
とは異つた電源と接続され前記共通出力端子と共
通接続された出力端子を有し前記FIFOの終段の
データの有無を示す信号をゲート入力とし且つ前
記MOSトランジスタと相補関係にある一個の
MOSトランジスタからなる負荷回路とを備え、
前記共通出力からデータ有無を示す信号を出力す
ることを特徴とするFIFO回路のデータ空領域検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253016A JPS63106987A (ja) | 1986-10-23 | 1986-10-23 | Ｆｉｆｏ回路のデ−タ空領域検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253016A JPS63106987A (ja) | 1986-10-23 | 1986-10-23 | Ｆｉｆｏ回路のデ−タ空領域検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63106987A JPS63106987A (ja) | 1988-05-12 |
| JPH059873B2 true JPH059873B2 (ja) | 1993-02-08 |
Family
ID=17245312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61253016A Granted JPS63106987A (ja) | 1986-10-23 | 1986-10-23 | Ｆｉｆｏ回路のデ−タ空領域検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63106987A (ja) |
-
1986
- 1986-10-23 JP JP61253016A patent/JPS63106987A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63106987A (ja) | 1988-05-12 |
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