JPS63106987A - Ｆｉｆｏ回路のデ−タ空領域検出回路 - Google Patents
Ｆｉｆｏ回路のデ−タ空領域検出回路Info
- Publication number
- JPS63106987A JPS63106987A JP61253016A JP25301686A JPS63106987A JP S63106987 A JPS63106987 A JP S63106987A JP 61253016 A JP61253016 A JP 61253016A JP 25301686 A JP25301686 A JP 25301686A JP S63106987 A JPS63106987 A JP S63106987A
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- transistor
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- 238000001514 detection method Methods 0.000 title claims description 10
- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Logic Circuits (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル半導体論理回路に用いられるＦＩＦ
Ｏ回路のデータ空領域検出回路に関する。
Ｏ回路のデータ空領域検出回路に関する。
現在、蓄積したデータを入力した順に出力する方式（以
下、ＦＩＦＯ方式と記す）を実現するのに、シフトレジ
スタを使用する場合と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅ＋＋＋ｏｒｙ）を使用する場合がある。特
にアナログ遅延によるシフＩ〜クロックを用いたドミノ
方式で制御されるシフトレジスタで構成されたＦＩＦＯ
方式を実現する回路（以下、ドミノ方式のＦＩＦＯ回路
と記す）は、一般にシフト動作が高速であるため、高速
なＦＩＦＯ動作を必要とする回路に広く用いられている
。
下、ＦＩＦＯ方式と記す）を実現するのに、シフトレジ
スタを使用する場合と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅ＋＋＋ｏｒｙ）を使用する場合がある。特
にアナログ遅延によるシフＩ〜クロックを用いたドミノ
方式で制御されるシフトレジスタで構成されたＦＩＦＯ
方式を実現する回路（以下、ドミノ方式のＦＩＦＯ回路
と記す）は、一般にシフト動作が高速であるため、高速
なＦＩＦＯ動作を必要とする回路に広く用いられている
。
従来、この種のドミノ方式のＦＩＦＯ回路のデータ空領
域を検出する場合、初段がら最終段までの適当な段の制
御部によって示されるデータの有無の情報から信号を作
っている。
域を検出する場合、初段がら最終段までの適当な段の制
御部によって示されるデータの有無の情報から信号を作
っている。
第３図は従来のドミノ方式による１０段のＦＩＦＯ回路
の回路図であり、全段がすべてデータ空領域であること
を検出する回路の一例を含んでいる。この回路は、１０
段のＦＩＦＯ回路２０（ＦＩＦＯ１〜ＦＩＦｏ１０）と
、ｎ−ｃｈ ＭＯＳトランジスタ２１〜３０とｐ−ｃ
ｈ ＭＯＳトランジスタ３１とから構成される。
の回路図であり、全段がすべてデータ空領域であること
を検出する回路の一例を含んでいる。この回路は、１０
段のＦＩＦＯ回路２０（ＦＩＦＯ１〜ＦＩＦｏ１０）と
、ｎ−ｃｈ ＭＯＳトランジスタ２１〜３０とｐ−ｃ
ｈ ＭＯＳトランジスタ３１とから構成される。
また第４図は第３図の各接続点の動作の一例を示すタイ
ミング図である３このタイミング図は、システムクロッ
クφに同期しな書込信号ＷＲでクロックφがハイレベル
の状態のときに、初段ＦＩＦＯへのデータ書込みを３バ
イト実行し、次に、システムクロックφとは非同期の読
出信号ＲＤでデータ読出しを３バイト行なった場合を示
している。
ミング図である３このタイミング図は、システムクロッ
クφに同期しな書込信号ＷＲでクロックφがハイレベル
の状態のときに、初段ＦＩＦＯへのデータ書込みを３バ
イト実行し、次に、システムクロックφとは非同期の読
出信号ＲＤでデータ読出しを３バイト行なった場合を示
している。
上述した従来のドミノ方式のＦＩＦＯ回路に於けるデー
タ空領域検出回路は、ＦＩＦＯにデータを書込むと、デ
ータの存在する段のデータの有無を示す信号をゲート入
力とするＭＯトランジスタが導通状態になるため、デー
タがすべてＰＩＦＯから読出されるまで、グランドをゲ
ート入力とする負荷のｐ−ｃｈ ＭＯＳトランジスタ
３１から前記データの存在する段のデータの有無を示す
信号をゲーＩ・入力とするＭＯＳトランジスタを通して
時間Ｔ′の間貫通電流が流れるという欠点がある。
タ空領域検出回路は、ＦＩＦＯにデータを書込むと、デ
ータの存在する段のデータの有無を示す信号をゲート入
力とするＭＯトランジスタが導通状態になるため、デー
タがすべてＰＩＦＯから読出されるまで、グランドをゲ
ート入力とする負荷のｐ−ｃｈ ＭＯＳトランジスタ
３１から前記データの存在する段のデータの有無を示す
信号をゲーＩ・入力とするＭＯＳトランジスタを通して
時間Ｔ′の間貫通電流が流れるという欠点がある。
本発明の目的は、このような欠点を除き、貫通電流の流
れる時間を短縮したＦＩＦＯ回路のデータ空領域検出回
路を提供することにある。
れる時間を短縮したＦＩＦＯ回路のデータ空領域検出回
路を提供することにある。
本発明のＦＩＦＯ回路のデータ空領域検出回路は、各電
源端子および各出力端子がそれぞれ共通接続されＮ段の
ＦＩＦＯの各段のデータの有無を示す信号を各々ゲート
に入力するＮ個のＭＯＳトランジスタからなるＮ入力回
路と、このＮ入力回路とは異った電源と接続され前記共
通出力端子と共通接続された出力端子を有し前記ＦＩＦ
Ｏの終段のデータの有無を示す信号をゲート入力とし且
つ前記ＭＯＳトランジスタと相補関係にある一個のＭＯ
Ｓトランジスタからなる負荷回路とを備え、前記共通出
力からデータ有無を示す信号を出力することを特徴とす
る。
源端子および各出力端子がそれぞれ共通接続されＮ段の
ＦＩＦＯの各段のデータの有無を示す信号を各々ゲート
に入力するＮ個のＭＯＳトランジスタからなるＮ入力回
路と、このＮ入力回路とは異った電源と接続され前記共
通出力端子と共通接続された出力端子を有し前記ＦＩＦ
Ｏの終段のデータの有無を示す信号をゲート入力とし且
つ前記ＭＯＳトランジスタと相補関係にある一個のＭＯ
Ｓトランジスタからなる負荷回路とを備え、前記共通出
力からデータ有無を示す信号を出力することを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を含む回路図、第２図は第１
図のタイミング図で、１０段のドミノ方式のＦＩＦＯ回
路に全段のデータ空領域検出回路を適用した場合を示し
ている０本実施例は、初段のＦＩＦＯＩから最終段のＦ
ＩＦＯＩＯで構成されるドミノ方式のＦＩＦＯ回路２０
と、ＦＩＦＯ回路の１〜１０段目においてデータが存在
する場合にそれぞれハイレベルとなる信号Ｑ１〜ＱＩＯ
をゲート入力とするｎ−ｃｈ ＭＯＳトランジスタ２
１〜３０と、最終段以外、つまりＦＩＦＯの１〜９段に
データが存在する場合にだけｎ−ｃｈＭＯＳトランジス
タ２１〜２９の負荷トランジスタとなるｐ−ｃｈ Ｍ
ＯＳトランジスタ３１とにより構成される。
図のタイミング図で、１０段のドミノ方式のＦＩＦＯ回
路に全段のデータ空領域検出回路を適用した場合を示し
ている０本実施例は、初段のＦＩＦＯＩから最終段のＦ
ＩＦＯＩＯで構成されるドミノ方式のＦＩＦＯ回路２０
と、ＦＩＦＯ回路の１〜１０段目においてデータが存在
する場合にそれぞれハイレベルとなる信号Ｑ１〜ＱＩＯ
をゲート入力とするｎ−ｃｈ ＭＯＳトランジスタ２
１〜３０と、最終段以外、つまりＦＩＦＯの１〜９段に
データが存在する場合にだけｎ−ｃｈＭＯＳトランジス
タ２１〜２９の負荷トランジスタとなるｐ−ｃｈ Ｍ
ＯＳトランジスタ３１とにより構成される。
本実施例の動作として、第２図に示すようにシステムク
ロックφに同期した書込信号ＷＲでＦＩＦＯにデータの
書込みを行なった場合について説明する。
ロックφに同期した書込信号ＷＲでＦＩＦＯにデータの
書込みを行なった場合について説明する。
まず、ＦＩＦＯの初段に最初のデータが入力されると、
ＦＩＦＯ出力Ｑ１はデータが存在する場合にハイレベル
になるから出力Ｑ１をゲート入力とす゛るｎ−ｃｈ
ＭＯＳトランジスタ２１は導通状態になる。また、この
時データが存在する場合にハイレベルになる信号ＱＩＯ
をゲート入力とするｐ−ｃｈ ＭＯＳトランジスタ３
１は出力Ｑ１をゲート入力とするｎ−ｃｈ ＭＯＳト
ランジスタ２１に対して負荷ＭＯＳトランジスタとなる
から、この両者のレシオ動作により出力ＱＩＯをゲート
入力とするｐ−ｃｈ ＭＯＳトランジスタ３０から出
力Ｑ１をゲート入力とするｎ−ｃｈＭＯＳトランジスタ
２１を通して貫通電流が流れ始める。
ＦＩＦＯ出力Ｑ１はデータが存在する場合にハイレベル
になるから出力Ｑ１をゲート入力とす゛るｎ−ｃｈ
ＭＯＳトランジスタ２１は導通状態になる。また、この
時データが存在する場合にハイレベルになる信号ＱＩＯ
をゲート入力とするｐ−ｃｈ ＭＯＳトランジスタ３
１は出力Ｑ１をゲート入力とするｎ−ｃｈ ＭＯＳト
ランジスタ２１に対して負荷ＭＯＳトランジスタとなる
から、この両者のレシオ動作により出力ＱＩＯをゲート
入力とするｐ−ｃｈ ＭＯＳトランジスタ３０から出
力Ｑ１をゲート入力とするｎ−ｃｈＭＯＳトランジスタ
２１を通して貫通電流が流れ始める。
この貫通電流は、最初のデータが終段（１０段目）に入
力されるまでの時間Ｔの間流れる。このデータは１段当
り遅くとも７ｎｓで移動するため、本実施例ではデータ
が遅くとも６３ｎｓで初段から終段まで移動する。この
データが終段に入力されると出力ＱＩＯはデータが存在
する場合にハイレベルになるから、出力ＱＩＯをゲート
入力とするｐ−ｃｈ ＭＯＳトランジスタ３０は非導
通状態になり、貫通電流が流れなくなる。以後、終段に
データが存在する限り、出力ＱＩＯをゲート入力とする
ｐ−ｃｈ ＭＯＳトランジスタ３０は非導通状態にな
っているので貫通電流が流れることはない。
力されるまでの時間Ｔの間流れる。このデータは１段当
り遅くとも７ｎｓで移動するため、本実施例ではデータ
が遅くとも６３ｎｓで初段から終段まで移動する。この
データが終段に入力されると出力ＱＩＯはデータが存在
する場合にハイレベルになるから、出力ＱＩＯをゲート
入力とするｐ−ｃｈ ＭＯＳトランジスタ３０は非導
通状態になり、貫通電流が流れなくなる。以後、終段に
データが存在する限り、出力ＱＩＯをゲート入力とする
ｐ−ｃｈ ＭＯＳトランジスタ３０は非導通状態にな
っているので貫通電流が流れることはない。
なお、本実施例では、Ｎ段のＦ Ｉ ＦＯの各段におい
て、データが存在する場合にそれぞれハイレベルとなる
信号をゲート入力とするＮ個のｎ −ｃｈ ＭＯＳト
ランジスタと、終段（Ｎ段目）以外つまり１〜Ｎ−１段
にデータが存在する場合にだけｎ−ｃｈ ＭＯＳトラ
ンジスタの負荷ＭＯＳトランジスタとなるｐ−ｃｈ
ＭＯＳトランジスタにより構成される回路の場合を示し
たが、反対にＮ段のＦＩＦＯの各段において、データが
存在する場合にそれぞれローレベルとなる信号をゲート
入力とするＮ個のｐ−ｃｈ ＭＯＳトランジスタと、
終段（Ｎ段目）以後つまり１〜Ｎ−１段にデータが存在
する場合にだけこれらｐ−ｃｈＭＯＳトランジスタの負
荷ＭＯＳトランジスタとなるｎ−ｃｈ ＭＯＳトラン
ジスタにより構成される回路についても同様の効果を得
ることが出来ることは明らかである。
て、データが存在する場合にそれぞれハイレベルとなる
信号をゲート入力とするＮ個のｎ −ｃｈ ＭＯＳト
ランジスタと、終段（Ｎ段目）以外つまり１〜Ｎ−１段
にデータが存在する場合にだけｎ−ｃｈ ＭＯＳトラ
ンジスタの負荷ＭＯＳトランジスタとなるｐ−ｃｈ
ＭＯＳトランジスタにより構成される回路の場合を示し
たが、反対にＮ段のＦＩＦＯの各段において、データが
存在する場合にそれぞれローレベルとなる信号をゲート
入力とするＮ個のｐ−ｃｈ ＭＯＳトランジスタと、
終段（Ｎ段目）以後つまり１〜Ｎ−１段にデータが存在
する場合にだけこれらｐ−ｃｈＭＯＳトランジスタの負
荷ＭＯＳトランジスタとなるｎ−ｃｈ ＭＯＳトラン
ジスタにより構成される回路についても同様の効果を得
ることが出来ることは明らかである。
以上説明したように、本発明のＦＩＦＯ回路の空領域検
出回路は、従来負荷ＭＯ３トランジスタとして使用され
ていたＭＯＳトランジスタのゲート入力にＦＩＦＯの終
段のデータの有無を示す信号を入力す、ることにより、
従来ＦＩＦＯにデータが存在するときに発生した貫通電
流の流れる時間Ｔ′を、ＦＩＦＯの初段に最初のデータ
が入力されてから、終段に最初のデータが入力されるま
でという非常に短かい時間Ｔ内に抑えることができると
いう効果がある。
出回路は、従来負荷ＭＯ３トランジスタとして使用され
ていたＭＯＳトランジスタのゲート入力にＦＩＦＯの終
段のデータの有無を示す信号を入力す、ることにより、
従来ＦＩＦＯにデータが存在するときに発生した貫通電
流の流れる時間Ｔ′を、ＦＩＦＯの初段に最初のデータ
が入力されてから、終段に最初のデータが入力されるま
でという非常に短かい時間Ｔ内に抑えることができると
いう効果がある。
また、本発明は、ＦＩＦＯへのデータの書込信号と書込
信号の間隔、およびＦＩＦＯがらのデータの読出信号と
読出信号の間隔が長くなるほど、さらにＦＩＦＯに入力
される連続的なデータの数が多いほど効果が一層顕著な
ものとなる。
信号の間隔、およびＦＩＦＯがらのデータの読出信号と
読出信号の間隔が長くなるほど、さらにＦＩＦＯに入力
される連続的なデータの数が多いほど効果が一層顕著な
ものとなる。
第１図は本発明をドミノ方式のＦＩＦＯ回路のデータ空
領域検出回路に適用した一実施例の回路図、第２図は第
１図の各接点の動作例を示すタイミング図、第３図は従
来のドミノ方式の１０段ＦＩＦＯ回路の全段データ空領
域検出回路の一例を示す回路図、第４図は第３図の各接
点の動作例を示すタイミング図である。 ２Ｏ−ＦＩＦＯ回路、２１〜３０ ・・−ｎ −ｃ ｈ
Ｍ ＯＳ Ｉ−ランジスタ、３ｌ−ｐ−ｃｈ ＭＯＳ
トランジスタ、φ・・・システムクロ・ツク、ＦＩＦＯ
Ｉ〜ＦＩＦＯＩＯ・・・ドミノ方式制御部を含むＦＩＦ
Ｏ回路の各段回路、ＷＲ・・・書込制御信号、ＲＤ・・
・読出制御信号、Ｑ１〜ＱＩＯ・・・データの有無を示
す出力信号、ＥＭＰ信号・・・ＦＩＦＯ回路全段の空信
号、Ｔ、Ｔ’・・・貫通電流時間。
領域検出回路に適用した一実施例の回路図、第２図は第
１図の各接点の動作例を示すタイミング図、第３図は従
来のドミノ方式の１０段ＦＩＦＯ回路の全段データ空領
域検出回路の一例を示す回路図、第４図は第３図の各接
点の動作例を示すタイミング図である。 ２Ｏ−ＦＩＦＯ回路、２１〜３０ ・・−ｎ −ｃ ｈ
Ｍ ＯＳ Ｉ−ランジスタ、３ｌ−ｐ−ｃｈ ＭＯＳ
トランジスタ、φ・・・システムクロ・ツク、ＦＩＦＯ
Ｉ〜ＦＩＦＯＩＯ・・・ドミノ方式制御部を含むＦＩＦ
Ｏ回路の各段回路、ＷＲ・・・書込制御信号、ＲＤ・・
・読出制御信号、Ｑ１〜ＱＩＯ・・・データの有無を示
す出力信号、ＥＭＰ信号・・・ＦＩＦＯ回路全段の空信
号、Ｔ、Ｔ’・・・貫通電流時間。
Claims (1)
- 各電源端子および各出力端子がそれぞれ共通接続され
Ｎ段のＦＩＦＯの各段のデータの有無を示す信号を各々
ゲートに入力するＮ個のＭＯＳトランジスタからなるＮ
入力回路と、このＮ入力回路とは異った電源と接続され
前記共通出力端子と共通接続された出力端子を有し前記
ＦＩＦＯの終段のデータの有無を示す信号をゲート入力
とし且つ前記ＭＯＳトランジスタと相補関係にある一個
のＭＯＳトランジスタからなる負荷回路とを備え、前記
共通出力からデータ有無を示す信号を出力することを特
徴とするＦＩＦＯ回路のデータ空領域検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253016A JPS63106987A (ja) | 1986-10-23 | 1986-10-23 | Ｆｉｆｏ回路のデ−タ空領域検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253016A JPS63106987A (ja) | 1986-10-23 | 1986-10-23 | Ｆｉｆｏ回路のデ−タ空領域検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63106987A true JPS63106987A (ja) | 1988-05-12 |
| JPH059873B2 JPH059873B2 (ja) | 1993-02-08 |
Family
ID=17245312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61253016A Granted JPS63106987A (ja) | 1986-10-23 | 1986-10-23 | Ｆｉｆｏ回路のデ−タ空領域検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63106987A (ja) |
-
1986
- 1986-10-23 JP JP61253016A patent/JPS63106987A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH059873B2 (ja) | 1993-02-08 |
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