JPH058516B2 - - Google Patents
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- JPH058516B2 JPH058516B2 JP61071767A JP7176786A JPH058516B2 JP H058516 B2 JPH058516 B2 JP H058516B2 JP 61071767 A JP61071767 A JP 61071767A JP 7176786 A JP7176786 A JP 7176786A JP H058516 B2 JPH058516 B2 JP H058516B2
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- circuit
- data
- fifo
- stage
- signal
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 14
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
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- Communication Control (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体論理回路、特に、デイジタル
回路に用いられるFIFO回路の状態検出回路に関
するものである。
回路に用いられるFIFO回路の状態検出回路に関
するものである。
従来の技術
現在、蓄積したデータを入力した順に出力する
方式（以下FIFO方式と記す）を実現するのに、
シフトレジスタを使用する場合と、RAM
（Random Access Memory）を使用する場合が
ある。特に、アナログ遅延によるシフトクロツク
を用いたドミノ方式で制御されるシフトレジスタ
で構成されたFIFO方式を実現する回路（以下ド
ミノ方式のFIFO回路と記す）は、一般にシフト
動作が高速であるため、高速なFIFO動作を必要
とする回路に広く用いられている。
方式（以下FIFO方式と記す）を実現するのに、
シフトレジスタを使用する場合と、RAM
（Random Access Memory）を使用する場合が
ある。特に、アナログ遅延によるシフトクロツク
を用いたドミノ方式で制御されるシフトレジスタ
で構成されたFIFO方式を実現する回路（以下ド
ミノ方式のFIFO回路と記す）は、一般にシフト
動作が高速であるため、高速なFIFO動作を必要
とする回路に広く用いられている。
従来、この種のドミノ方式のFIFO回路のデー
タ空領域を検出する場合、初段から最終段までの
適当な段の制御部によつて示されるデータの有無
の情報から信号を作るのが一般的である。
タ空領域を検出する場合、初段から最終段までの
適当な段の制御部によつて示されるデータの有無
の情報から信号を作るのが一般的である。
第３図は、10段から成るドミノ方式のFIFO回
路において、４段のデータ空領域がある場合に、
連続してデータを少なくとも４回入力することが
可能であることを示す信号を作る従来の回路の一
例を示す接続回路図である。
路において、４段のデータ空領域がある場合に、
連続してデータを少なくとも４回入力することが
可能であることを示す信号を作る従来の回路の一
例を示す接続回路図である。
この回路は、初段のFIFO１から最終段のFIFO
１０で構成されるドミノ方式のFIFO回路と、そ
れぞれFIFO回路の１〜４段目においてデータが
存在する場合にハイレベルとなる信号Q1〜Q4を
入力とし、出力名がQ0′である４入力NORゲー
トと、Q0′を入力とし、システムクロツクφをク
ロツクとする２段のラツチ回路によるＤ−TYPE
フリツプフロツプとで構成される。
１０で構成されるドミノ方式のFIFO回路と、そ
れぞれFIFO回路の１〜４段目においてデータが
存在する場合にハイレベルとなる信号Q1〜Q4を
入力とし、出力名がQ0′である４入力NORゲー
トと、Q0′を入力とし、システムクロツクφをク
ロツクとする２段のラツチ回路によるＤ−TYPE
フリツプフロツプとで構成される。
第４図は、第３図に示した接続回路図の各接続
点の動作の一例を示すタイミング図である。この
タイミング図は、システムクロツクφに同期した
書込信号WRを用いて、システムクロツクφがハ
イレベルの状態のとき、それぞれ初段FIFOへの
データ書込と４段分のデータ空領域があるか否か
の検出を交互に連続的に実行させた場合のタイミ
ングの一部を示すものである。
点の動作の一例を示すタイミング図である。この
タイミング図は、システムクロツクφに同期した
書込信号WRを用いて、システムクロツクφがハ
イレベルの状態のとき、それぞれ初段FIFOへの
データ書込と４段分のデータ空領域があるか否か
の検出を交互に連続的に実行させた場合のタイミ
ングの一部を示すものである。
第３図に示すドミノ方式のFIFO回路に於ける
データ空領域の従来の検出回路を第４図のタイミ
ング図を用いて以下に説明する。
データ空領域の従来の検出回路を第４図のタイミ
ング図を用いて以下に説明する。
FIFO回路に５段以上のデータ空領域がある場
合、タイミングT1の書込信号WRによつて書込
まれた入力データは、それぞれ第１〜４段目の
FIFO回路のデータの有無を示す信号Q1〜Q4のタ
イミング図に示されるように第１段目から順に第
４段目へと伝搬する。Ｄ−TYPEフリツプフロツ
プ回路はシステムクロツクφに同期した信号をク
ロツクしていることから、Q1〜Q4までを入力と
する４入力NORの出力であるQ0′がローレベル
から再びハイレベルになるタイミングが、少なく
ともタイミングT3の最後より以前であれば、Ｄ
−TYPEフリツプフロツプの出力E′にはハイレベ
ル、すなわち４段以上のデータ空領域があるとい
う情報がタイミングT4以降で出力されることに
なる。
合、タイミングT1の書込信号WRによつて書込
まれた入力データは、それぞれ第１〜４段目の
FIFO回路のデータの有無を示す信号Q1〜Q4のタ
イミング図に示されるように第１段目から順に第
４段目へと伝搬する。Ｄ−TYPEフリツプフロツ
プ回路はシステムクロツクφに同期した信号をク
ロツクしていることから、Q1〜Q4までを入力と
する４入力NORの出力であるQ0′がローレベル
から再びハイレベルになるタイミングが、少なく
ともタイミングT3の最後より以前であれば、Ｄ
−TYPEフリツプフロツプの出力E′にはハイレベ
ル、すなわち４段以上のデータ空領域があるとい
う情報がタイミングT4以降で出力されることに
なる。
これはシステムクロツクφの周期を短くする場
合の制限となる。すなわち、第３図に示すドミノ
方式のFIFO回路に於ける従来のデータ空領域の
検出回路は、システムクロツクの周期を、４入力
NORゲートの出力Q0′がローレベルである期間
のパルス幅TW0′より短くすることができない。
特に、検出すべきデータ空領域の段数が増せば増
すほどパルス幅TW0′が長くなるため、システム
クロツクφの周期を短くする場合の制限がより厳
しくなることは明らかである。Q1〜Q4までの信
号のパルス幅を短くすればよいが、一般にアナロ
グ遅延で作られているQ1〜Q4までのパルス幅を
安定動作を保証しつつ短くするには限界がある。
合の制限となる。すなわち、第３図に示すドミノ
方式のFIFO回路に於ける従来のデータ空領域の
検出回路は、システムクロツクの周期を、４入力
NORゲートの出力Q0′がローレベルである期間
のパルス幅TW0′より短くすることができない。
特に、検出すべきデータ空領域の段数が増せば増
すほどパルス幅TW0′が長くなるため、システム
クロツクφの周期を短くする場合の制限がより厳
しくなることは明らかである。Q1〜Q4までの信
号のパルス幅を短くすればよいが、一般にアナロ
グ遅延で作られているQ1〜Q4までのパルス幅を
安定動作を保証しつつ短くするには限界がある。
発明が解決しようとする問題点
上記の説明からわかるように、従来のデータ空
領域検出回路においては、システムクロツクの周
期を、４入力NORゲートの出力Q0′がローレベ
ルである期間のパルス幅TWO′より短くすること
ができないため高速書込ができないという欠点が
ある。特に、検出すべきデータ空領域の段数が増
えるほどパルス幅TWO′が長くなるため制限がき
つくなる。
領域検出回路においては、システムクロツクの周
期を、４入力NORゲートの出力Q0′がローレベ
ルである期間のパルス幅TWO′より短くすること
ができないため高速書込ができないという欠点が
ある。特に、検出すべきデータ空領域の段数が増
えるほどパルス幅TWO′が長くなるため制限がき
つくなる。
この欠点をなくすためにQ1〜Q4までの信号の
パルス幅を短くすることが考えられるが、安定動
作を保障するには限界がある。
パルス幅を短くすることが考えられるが、安定動
作を保障するには限界がある。
本発明の目的は、上記状況に鑑み、比較的簡単
な回路で構成でき、かつ、より高速な書込動作が
可能な半導体論理回路を提供することである。
な回路で構成でき、かつ、より高速な書込動作が
可能な半導体論理回路を提供することである。
問題点を解決するための手段
上記問題点を解決する本発明のFIFO回路のデ
ータ空領域検出回路は、初段から、検出しようと
するデータ空領域より１段多い段のFIFO回路ま
でにデータが存在しない事を示す信号を作る論理
回路と、初段のFIFO回路にデータを書込むため
の制御信号、あるいは、初段のFIFO回路にデー
タを書込むための制御信号といずれか別の信号と
の組合せによつて作られた信号をクロツクとし、
前記論理回路の出力を入力信号とするラツチ回路
とを有している。
ータ空領域検出回路は、初段から、検出しようと
するデータ空領域より１段多い段のFIFO回路ま
でにデータが存在しない事を示す信号を作る論理
回路と、初段のFIFO回路にデータを書込むため
の制御信号、あるいは、初段のFIFO回路にデー
タを書込むための制御信号といずれか別の信号と
の組合せによつて作られた信号をクロツクとし、
前記論理回路の出力を入力信号とするラツチ回路
とを有している。
作 用
本発明は、FIFO回路で検出しようとするデー
タ空領域の段数Ｎより１段多い（Ｎ＋１）段がデ
ータの空領域であることをデータの書込時に検出
するというハードウエア構成としてある。
タ空領域の段数Ｎより１段多い（Ｎ＋１）段がデ
ータの空領域であることをデータの書込時に検出
するというハードウエア構成としてある。
各段からはデータが存在するときにハイレベ
ル、データが存在しないときにローレベルの信号
が出力される。これら信号は（Ｎ＋１）入力
NORゲートに入力されるので、このNORゲート
の出力を見れば、少なくともＮ段の空領域が存在
するかどうかを知ることができる。NORゲート
の出力は、書込信号をクロツクとするＤ−TYPE
フリツプフロツプに入力されるので、空領域の存
在は次のデータが書込まれるまで示され続ける。
ル、データが存在しないときにローレベルの信号
が出力される。これら信号は（Ｎ＋１）入力
NORゲートに入力されるので、このNORゲート
の出力を見れば、少なくともＮ段の空領域が存在
するかどうかを知ることができる。NORゲート
の出力は、書込信号をクロツクとするＤ−TYPE
フリツプフロツプに入力されるので、空領域の存
在は次のデータが書込まれるまで示され続ける。
従つて、データ空領域の検出の実行とともに、
連続的高速データ書込みが可能となる。
連続的高速データ書込みが可能となる。
実施例
以下、図面を参照して本発明を説明する。
第１図は本発明を10段から成るドミノ方式の
FIFO回路に於ける４段のデータ空領域の検出回
路に実施した場合の一実施例を示す接続回路図で
ある。本実施例の回路は、初段のFIFO１から最
終段のFIFO１０で構成されるドミノ方式のFIFO
回路と、それぞれFIFO回路の１〜５段目におい
てデータが存在する場合にハイレベルとなる信号
Q1〜Q5を入力とし、出力名がQ0である５入力
NORゲートと、Q0を入力とし、初段のFIFO回
路の書込信号WRをクロツクとする２段のラツチ
回路によるＤ−TYPEフリツプフロツプとで構成
される。
FIFO回路に於ける４段のデータ空領域の検出回
路に実施した場合の一実施例を示す接続回路図で
ある。本実施例の回路は、初段のFIFO１から最
終段のFIFO１０で構成されるドミノ方式のFIFO
回路と、それぞれFIFO回路の１〜５段目におい
てデータが存在する場合にハイレベルとなる信号
Q1〜Q5を入力とし、出力名がQ0である５入力
NORゲートと、Q0を入力とし、初段のFIFO回
路の書込信号WRをクロツクとする２段のラツチ
回路によるＤ−TYPEフリツプフロツプとで構成
される。
動作の一例を第２図に示すタイミング図を用い
て説明する。このタイミング図は、システムクロ
ツクφに同期した書込信号WRを用いて、φがハ
イレベルのときそれぞれデータの書込と、４段分
のデータ空領域があるか否かの検出を交互に連続
的に実行させた場合のタイミングの一部を示すも
のである。
て説明する。このタイミング図は、システムクロ
ツクφに同期した書込信号WRを用いて、φがハ
イレベルのときそれぞれデータの書込と、４段分
のデータ空領域があるか否かの検出を交互に連続
的に実行させた場合のタイミングの一部を示すも
のである。
Q1〜Q5はそれぞれ１〜５段目のFIFO回路にデ
ータが存在する場合にハイレベルとなる信号であ
る。従つて、Q1〜Q5を入力とする５入力NOR回
路の出力であるQ0がハイレベルであると、少な
くとも１〜５段目のFIFO回路にはデータが存在
しない事がわかる。
ータが存在する場合にハイレベルとなる信号であ
る。従つて、Q1〜Q5を入力とする５入力NOR回
路の出力であるQ0がハイレベルであると、少な
くとも１〜５段目のFIFO回路にはデータが存在
しない事がわかる。
本実施例の回路では、Ｄ−TYPEフリツプフロ
ツプのクロツクを書込信号WRとすることによ
り、Q1の信号がハイレベルとなる前に４段とさ
らに１段を加えた５段分の空領域があるという情
報、すなわちQ0のハイレベルをラツチするため、
FIFO回路全体で少なくとも４段の空領域が存在
することを、次のデータが書込まれるまで、示す
ことができる。
ツプのクロツクを書込信号WRとすることによ
り、Q1の信号がハイレベルとなる前に４段とさ
らに１段を加えた５段分の空領域があるという情
報、すなわちQ0のハイレベルをラツチするため、
FIFO回路全体で少なくとも４段の空領域が存在
することを、次のデータが書込まれるまで、示す
ことができる。
第３図に示す従来の４段の空領域検出回路の場
合、Ｄ−TYPEフリツプフロツプ回路はシステム
クロツクφに同期した信号をクロツクとしている
ため、第４図に示すQ0′がローレベルから再びハ
イレベルになるタイミングが、少なくともタイミ
ングT3の最後より前でなければならない。これ
に対し、第１図の本発明の実施例の回路ではＤ−
TYPEフリツプフロツプ回路は書込信号WRに同
期した信号をクロツクとしているため、Q0がロ
ーレベルから再びハイレベルになるタイミング
は、少なくともタイミングT5の最後より前でな
ければならないことになる。これは、ドミノ方式
のFIFO回路に対して、データの空領域の検出を
実行しつつ、しかも連続的に高速でデータを書込
むことが可能となることを示している。
合、Ｄ−TYPEフリツプフロツプ回路はシステム
クロツクφに同期した信号をクロツクとしている
ため、第４図に示すQ0′がローレベルから再びハ
イレベルになるタイミングが、少なくともタイミ
ングT3の最後より前でなければならない。これ
に対し、第１図の本発明の実施例の回路ではＤ−
TYPEフリツプフロツプ回路は書込信号WRに同
期した信号をクロツクとしているため、Q0がロ
ーレベルから再びハイレベルになるタイミング
は、少なくともタイミングT5の最後より前でな
ければならないことになる。これは、ドミノ方式
のFIFO回路に対して、データの空領域の検出を
実行しつつ、しかも連続的に高速でデータを書込
むことが可能となることを示している。
第５図は第１図の本発明の実施例の回路におい
て、FIFO回路の６段目から10段目までデータが
存在するため、タイミングT1で書込まれたデー
タが、５段目に記憶された場合のタイミングを示
すタイミング図である。この場合タイミングT5
でさらにデータを書き込んだとき、Q5がハイレ
ベルであるから５入力NOR回路の出力Q0はタイ
ミングT1でのデータ書込時以降はローレベルで
ある。よつて第１図のＤ−TYPEフリツプフロツ
プの出力信号ＥはタイミングT5以降もローレベ
ルとなり、FIFO回路にはすでに４段分の空領域
がないことを示すことができる。
て、FIFO回路の６段目から10段目までデータが
存在するため、タイミングT1で書込まれたデー
タが、５段目に記憶された場合のタイミングを示
すタイミング図である。この場合タイミングT5
でさらにデータを書き込んだとき、Q5がハイレ
ベルであるから５入力NOR回路の出力Q0はタイ
ミングT1でのデータ書込時以降はローレベルで
ある。よつて第１図のＤ−TYPEフリツプフロツ
プの出力信号ＥはタイミングT5以降もローレベ
ルとなり、FIFO回路にはすでに４段分の空領域
がないことを示すことができる。
上記の実施例ではクロツクとして初段のFIFO
回路への書込信号WRを用いたが、この書込信号
WRといずれか別の信号との組合せによつて作ら
れた信号をクロツクとしてもよい。
回路への書込信号WRを用いたが、この書込信号
WRといずれか別の信号との組合せによつて作ら
れた信号をクロツクとしてもよい。
発明の効果
以上説明したように、本発明のドミノ方式の
FIFO回路の空領域検出回路は、検出すべき空領
域の段数をＮ（ＮはFIFO回路の全段数より小さい
正の整数）とすれば、Ｎ＋１段がデータの空領域
であることを、データの書込時に検出するという
比較的単純なハードウエア構成で、高速なデータ
の書込とデータ空領域検出の連続動作を可能にす
るという効果がある。検出すべき空領域の段数Ｎ
が大きければ大きいほど一般に空領域検出の時間
がネツクとなり、高速な書込が不可能となるが、
空領域検出の時間に余裕のある本発明では効果は
一層顕著なものとなる。
FIFO回路の空領域検出回路は、検出すべき空領
域の段数をＮ（ＮはFIFO回路の全段数より小さい
正の整数）とすれば、Ｎ＋１段がデータの空領域
であることを、データの書込時に検出するという
比較的単純なハードウエア構成で、高速なデータ
の書込とデータ空領域検出の連続動作を可能にす
るという効果がある。検出すべき空領域の段数Ｎ
が大きければ大きいほど一般に空領域検出の時間
がネツクとなり、高速な書込が不可能となるが、
空領域検出の時間に余裕のある本発明では効果は
一層顕著なものとなる。
第１図は、本発明を10段から成るドミノ方式の
FIFO回路に於ける４段のデータ空領域の検出回
路に実施した場合の一実施例を示す接続回路図、
第２図は第１図に示した回路の各接点の動きを示
した動作の一例を示すタイミング図、第３図は10
段から成るドミノ方式のFIFO回路に於ける４段
のデータ空領域の従来の検出回路の一例を示す接
続回路図、第４図は第３図に示した回路の各接点
の動きを示した動作の一例を示すタイミング図、
第５図はタイミングT1において書込まれたデー
タが、５段目のFIFO回路に記憶された場合の第
１図に示した回路の各接点の動きを示した動作の
一例を示すタイミング図である。 主な参照番号、FIFO１〜FIFO１０……アナロ
グデイレイによるドミノ方式の制御部を含む
FIFO回路のそれぞれ１〜10段目の回路、φ……
システムクロツク、WR……システムクロツクφ
に同期したFIFO回路の書込制御信号、Q1〜Q5…
…それぞれFIFO１〜FIFO５の制御部から出力さ
れるデータが存在する事を示す信号、T1〜T5…
…φを基本とするタイミング、Q0……Q1〜Q5を
入力とする５入力NOR回路の出力、Q0′……Q1
〜Q4を入力とする４入力NOR回路の出力、TW0
……Q0がローレベルのときのパルス幅、TW0′…
…Q0′がローレベルのときのパルス幅、Ｅ……Q0
を入力とし、制御信号WRをクロツクとするＤ−
TYPEフリツプフロツプの出力、E′……Q0′を入
力とし、システムクロツクφをクロツクとするＤ
−TYPEフリツプフロツプの出力。
FIFO回路に於ける４段のデータ空領域の検出回
路に実施した場合の一実施例を示す接続回路図、
第２図は第１図に示した回路の各接点の動きを示
した動作の一例を示すタイミング図、第３図は10
段から成るドミノ方式のFIFO回路に於ける４段
のデータ空領域の従来の検出回路の一例を示す接
続回路図、第４図は第３図に示した回路の各接点
の動きを示した動作の一例を示すタイミング図、
第５図はタイミングT1において書込まれたデー
タが、５段目のFIFO回路に記憶された場合の第
１図に示した回路の各接点の動きを示した動作の
一例を示すタイミング図である。 主な参照番号、FIFO１〜FIFO１０……アナロ
グデイレイによるドミノ方式の制御部を含む
FIFO回路のそれぞれ１〜10段目の回路、φ……
システムクロツク、WR……システムクロツクφ
に同期したFIFO回路の書込制御信号、Q1〜Q5…
…それぞれFIFO１〜FIFO５の制御部から出力さ
れるデータが存在する事を示す信号、T1〜T5…
…φを基本とするタイミング、Q0……Q1〜Q5を
入力とする５入力NOR回路の出力、Q0′……Q1
〜Q4を入力とする４入力NOR回路の出力、TW0
……Q0がローレベルのときのパルス幅、TW0′…
…Q0′がローレベルのときのパルス幅、Ｅ……Q0
を入力とし、制御信号WRをクロツクとするＤ−
TYPEフリツプフロツプの出力、E′……Q0′を入
力とし、システムクロツクφをクロツクとするＤ
−TYPEフリツプフロツプの出力。
Claims (1)
- １ FIFO回路のデータ空領域検出回路であつて、
初段から、検出しようとするデータ空領域より１
段多い段のFIFO回路までに、データが存在しな
い事を示す信号を作る論理回路と、初段のFIFO
回路にデータを書込むための制御信号、あるい
は、初段のFIFO回路にデータを書込むための制
御信号といずれか別の信号との組合せによつて作
られた信号をクロツクとし、前記論理回路の出力
を入力とするラツチ回路とを備えることを特徴と
するFIFO回路のデータ空領域検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071767A JPS62229594A (ja) | 1986-03-28 | 1986-03-28 | Ｆｉｆｏ回路のデ−タ空領域検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071767A JPS62229594A (ja) | 1986-03-28 | 1986-03-28 | Ｆｉｆｏ回路のデ−タ空領域検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229594A JPS62229594A (ja) | 1987-10-08 |
| JPH058516B2 true JPH058516B2 (ja) | 1993-02-02 |
Family
ID=13470028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071767A Granted JPS62229594A (ja) | 1986-03-28 | 1986-03-28 | Ｆｉｆｏ回路のデ−タ空領域検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62229594A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3004104B2 (ja) * | 1991-11-01 | 2000-01-31 | コニカ株式会社 | 画像記録方法および画像記録装置 |
| DE602006015045D1 (de) | 2005-04-22 | 2010-08-05 | Dainippon Printing Co Ltd | Thermotransferbildempfangspapier und verfahren zur herstellung von thermotransferbildempfangspapier |
-
1986
- 1986-03-28 JP JP61071767A patent/JPS62229594A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62229594A (ja) | 1987-10-08 |
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