JPH0599986A - デジタル・パターン発生装置 - Google Patents

Abstract

(57)【要約】 【構成】 パターン・メモリ１２は、アドレス・カウン
タ回路１０の出力計数値によりアドレス指定され、デー
タ・パターンを出力する。アドレス・カウンタ回路が第
１計数値を出力するとき、補助メモリ２６の出力は、ア
ドレス・レジスタ回路２４に第１計数値を記憶させる。
アドレス・カウンタ回路が更に計数し、第２計数値に達
すると、補助メモリの出力は、アドレス・レジスタ回路
に記憶された第１計数値をアドレス・カウンタ回路にロ
ードさせる。パターン・メモリの読出しアドレスは、第
２計数値から後方の第１計数値にジャンプする。 【効果】 計数方向の後方にジャンプするために、アド
レス・カウンタ回路の出力計数値を予めアドレス・レジ
スタ回路に記憶して使用するので、ジャンプ先を記憶す
るメモリが不要である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル・パターン発
生装置、特にジャンプ機能を有するデジタル・パターン
発生装置に関する。

【０００２】

【従来の技術】デジタル・パターン発生装置は、所望の
デジタル・パターンを発生する装置であり、デジタル技
術において種々の用途に使用されている。例えば、ラン
ダム・アクセス・メモリ（以下ＲＡＭという）の様な半
導体メモリの機能試験において、デジタル・パターン発
生装置の出力パターンを、アドレス信号として被試験メ
モリに入力し、データが書き込まれる又は読み出す各メ
モリ・セルのアドレス指定を行う。この様なメモリ試験
を行う場合のアドレス指定の順序は、そのメモリ試験の
目的に応じて多数の方法が考えられる。

【０００３】デジタル・パターン発生装置の連続する一
群の出力パターンを繰り返して発生する場合、繰り返す
範囲の最後の出力パターンのアドレスから最初の出力パ
ターンのアドレスに戻るために、デジタル・パターン発
生装置にはジャンプ機能が必要とされる。図２は、従来
のジャンプ機能を有するデジタル・パターン発生装置を
示し、本発明は、この従来のデジタル・パターン発生装
置を改良するものである。

【０００４】図２の装置の構成を説明すると、リセット
信号は、アドレス・カウンタ回路１０及びループ・カウ
ンタ回路２０のリセット端子に共通に供給され、アドレ
ス・カウンタ回路１０のｍビットの出力計数値を０に
し、ループ・カウンタ回路２０の出力論理値を１にす
る。クロック信号は、アドレス・カウンタ回路１０及び
ループ・カウンタ回路２０のクロック端子に共通に供給
される。アドレス・カウンタ回路１０は、クロック信号
を計数し、その出力計数値は、パターン・メモリ１２、
ループ・メモリ１４、補助メモリ１６及びアドレス・メ
モリ１８のアドレス入力端に入力される。パターン・メ
モリ１２は、入力アドレスに応じて、ｎビットの出力パ
ターンを発生する。ループ・メモリ１４から読み出され
るｋビットの出力データは、ループ・カウンタ回路２０
のデータ端子に供給される。補助メモリ１６から読み出
される２ビットの出力データの上位ビット値は、ループ
・カウンタ回路２０のロード端子に入力され、下位ビッ
ト値は、アンド・ゲート回路２２の一方の入力端に供給
される。ループ・カウンタ回路２０は、更にカウントダ
ウン端子を有し、この端子に論理値１が供給された状態
でクロック信号が供給されたときに、カウンタ回路内部
の計数値を１だけ減じる。このループ・カウンタ回路
は、例えば、ナショナルセミコンダクタ社より７４Ｆ５
６９として販売されている。ループ・カウンタ回路２０
の出力論理値は、カウンタ回路内部の計数値が０でない
ときは０であるが、カウンタ回路内部の計数値が０にな
ると１に変化する。ループ・カウンタ回路２０の出力論
理値は、反転された後アンド・ゲート回路２２の他方の
入力端に供給される。アンド・ゲート回路２２の出力論
理値は、ループ・カウンタ２０のカウントダウン端子に
供給されると共に、アドレス・カウンタ１０のロード端
子に供給される。アドレス・メモリ１８の出力データ
は、アドレス・カウンタ回路１０の出力ビット数に等し
いｍビットであり、アドレス・カウンタ回路１０のデー
タ端子に供給される。

【０００５】この従来のデジタル・パターン発生装置の
動作を説明するため、パターン・メモリ１２の記憶パタ
ーンの読出し順序は、アドレス０番地から９番地に順番
に進んだ後、１０番地から２０番地までの読出しを１０
回繰り返し、次に２１番地以降の番地に進むと仮定す
る。パターン・メモリ１２は、アドレス・カウンタ回路
１０の出力計数値によりアドレス指定され、記憶パター
ンが０番地から順番に読み出される。ループ・メモリ１
４のアドレス９番地には、パターン・メモリ１２の１０
から２０番地までの読出しの繰り返し回数である１０が
記憶されている。補助メモリ１６のアドレス９番地には
１０（２進数）が記憶されている。アドレス・カウンタ
回路１０の出力計数値が９になると、補助メモリ１６の
上位ビット値１及びループ・メモリ１４から値１０が、
夫々ループ・カウンタ２０のロード端子及びデータ端子
に供給され、ループ・カウンタ２０の内部計数値は、１
０にセットされる。この動作に関係なくパターン・メモ
リ１２は、アドレス２０番地まで順番にデータ・パター
ンを出力し続ける。

【０００６】補助メモリ１６のアドレス２０番地には、
値０１（２進数）が記憶されており、アドレス・メモリ
１８のアドレス２０番地には、読出し繰り返し範囲の最
初の番地である１０番地を表す値１０が記憶されてい
る。アドレス・カウンタ回路１０の出力計数値が２０に
なると、アドレス・メモリ１８の出力データ１０がアド
レス・カウンタ回路１０のデータ端子に供給され、補助
メモリ１６の下位ビット値１は、アンド・ゲート回路２
２を介してアドレス・カウンタ回路１０のロード端子に
供給されて、アドレス・カウンタ回路１０の出力計数値
は、１０にセットされる。したがって、パターン・メモ
リ１２の読出しアドレスは、２０番地から１０番地にジ
ャンプする。アンド・ゲート回路２２の出力論理値１
が、ループ・カウンタ回路２０のカウントダウン端子に
も供給され、且つクロック信号がクロック端子に供給さ
れると、このカウンタ回路の内部計数値が１だけ減少す
る。以後、パターン・メモリ１２のアドレス１０番地か
ら２０番地の読出しを繰り返す毎に、ループ・カウンタ
回路２０の内部計数値が減少する。この内部計数値が０
になると、ループ・カウンタ回路２０の出力論理値は１
になり、補助メモリ１６のアドレス２０番地に記憶され
た下位ビット値１が読み出されても、アンド・ゲート回
路２２を通過することができなくなる。したがって、ア
ドレス・メモリ１８の２０番地のデータ１０は、アドレ
ス・カウンタ回路１０へセットされず、パターン・メモ
リ１２の読出しは、アドレス２０番地から２１番地以降
の読出しに進む。

【０００７】

【本発明が解決しようとする課題】この様なジャンプ機
能を有する従来のデジタル・パターン発生装置では、使
用するアドレス・メモリ１８は、その番地数がパターン
・メモリ１２の番地数に等しく、且つ各番地にアドレス
・カウンタ回路１０の出力ビットに等しいｍビットを必
要とする。アドレス・メモリ１８のメモリ容量は、２*
ｍ（番地数）×ｍとなり、パターン・メモリ１２の番地
数が多いと、アドレス・メモリは大容量となり、装置が
高価になるという問題がある（ここで、Ｎ*ｎは、Ｎの
ｎ乗を表す）。

【０００８】したがって、本発明の目的は、デジタル・
パターン発生装置のジャンプ機能のために必要なメモリ
の容量を大幅に削減したデジタル・パターン発生装置の
提供にある。

【０００９】

【課題を解決するための手段及び作用】本発明のデジタ
ル・パターン発生装置によれば、パターン・メモリは、
アドレス・カウンタ回路の出力計数値によりアドレス指
定され、記憶パターンがアドレス０番地から順番に読み
出される。アドレス・カウンタ回路が第１計数値を出力
するとき、補助メモリの出力は、アドレス・レジスタ回
路にこの第１計数値を記憶させる。アドレス・カウンタ
回路が更に計数し、第２計数値に達すると、補助メモリ
の出力は、アドレス・レジスタ回路に記憶された第１計
数値をアドレス・カウンタ回路にロードさせる。これに
より、パターン・メモリの読出しアドレスは、第２計数
値から後方の第１計数値にジャンプする。

【００１０】したがって、本発明のデジタル・パターン
発生装置は、初期値の入力設定が可能で、入力クロック
信号に応じた計数値を出力するカウンタ手段と、このカ
ウンタ手段の出力計数値によりアドレス指定され、記憶
されたデジタル・パターンを発生する記憶手段と、カウ
ンタ手段の出力計数値を受け、カウンタ手段が第１計数
値を出力したときに、第１計数値を記憶し、カウンタ手
段が計数を進めて第２計数値を出力したときに、第１計
数値を上記カウンタ手段に初期値として入力設定するア
ドレス・ジャンプ手段と具えることを特徴とする。

【００１１】

【実施例】図１は、本発明のデジタル・パターン発生装
置を示すブロック図である。このデジタル・パターン発
生装置において、アドレス・カウンタ回路、パターン・
メモリ、ループ・カウンタ回路及びアンド・ゲート回路
は、図１の発生装置の各構成要素と同じであり、図１に
おいて図２と同一の参照符号を使用する。以下、本発明
のデジタル・パターン発生装置の構成及び動作を説明す
る。

【００１２】リセット信号は、アドレス・カウンタ回路
１０及びループ・カウンタ回路２０のリセット端子に共
通に供給され、アドレス・カウンタ回路１０のｍビット
の出力計数値を０にし、ループ・カウンタ回路２０の出
力を論理値１にする。クロック信号は、アドレス・カウ
ンタ回路１０、ループ・カウンタ回路２０及びアドレス
・レジスタ回路２４のクロック端子に共通に入力され
る。アドレス・カウンタ回路１０は、クロック信号を計
数し、その出力計数値は、パターン・メモリ１２、ルー
プ・メモリ１４及び補助メモリ２６のアドレス入力端に
供給される他、アドレス・レジスタ回路２４のデータ端
子にも供給される。

【００１３】パターン・メモリ１２は、入力アドレスに
応じて、ｎビットの出力パターンを発生する。ループ・
メモリ１４はｋビットの出力ビットを有し、その出力デ
ータはループ・カウンタ回路２０のデータ端子に供給さ
れる。補助メモリ２６は、３ビットの出力ビットを有
し、上位ビット値はループ・カウンタ回路２０のロード
端子に供給され、中位ビット値はアンド・ゲート回路２
２の一方の入力端に供給され、下位ビット値は、アドレ
ス・レジスタ回路２４のロード端子に供給される。この
ビット桁及び出力先の組み合わせは一例であり、各ビッ
トの出力形態を変えることにより任意に選択できる。ア
ドレス・レジスタ回路２４は、ロード端子及びクロック
端子に共に論理値１が供給されたときに、そのデータ端
子に供給されたデータを出力端に保持する。アドレス・
レジスタ２４及び補助メモリ２６は、後述する様にパタ
ーン・メモリ１２の読出しアドレスを現在のアドレスよ
り後方のアドレスにジャンプさせるためのアドレス・ジ
ャンプ手段を構成する。

【００１４】ループ・カウンタ回路２０の出力論理値
は、反転された後アンド・ゲート回路２２の他方の入力
端に供給される。アンド・ゲート回路２２の出力論理値
は、ループ・カウンタ２０のカウントダウン端子に供給
されると共に、アドレス・カウンタ回路１０のロード端
子に供給される。ループ・カウンタ回路の動作は、従来
例で説明したとおりである。アドレス・カウンタ回路１
０のロード端子に論理値１が供給されると、アドレス・
レジスタ２４の出力端に保持された値が、アドレス・カ
ウンタ回路１０にセットされる。ここで、本発明のデジ
タル・パターン発生装置は、図２に示すアドレス・メモ
リを含まない点に留意されたい。

【００１５】図１のデジタル・アドレス発生装置の動作
を説明するため、パターン・メモリ１２の記憶パターン
の読出し順序は、従来例の動作を説明したときと同様
に、０番地から９番地に順番に進んだ後、１０番地から
２０番地までの読出しを１０回繰り返し、次に２１番地
以降の番地に進むと仮定する。

【００１６】パターン・メモリ１２は、アドレス・カウ
ンタ回路１０の出力計数値によりアドレス指定され、記
憶パターンがアドレス０番地から順番に読み出される。
ループ・メモリ１４のアドレス９番地には、パターン・
メモリ１２のアドレス１０番地から２０番地までの読出
しの繰り返し回数である１０が記憶されている。補助メ
モリ２６のアドレス９番地には１００（２進数）が記憶
されている。アドレス・カウンタ回路１０の出力計数値
が９になると、補助メモリ２６の上位ビット値１及びル
ープ・メモリ１４からの値１０が、夫々ループ・カウン
タ２０のロード端子及びデータ端子に供給され、ループ
・カウンタ２０の内部計数値は、１０にセットされる。
補助メモリのアドレス１０番地には、００１（２進数）
が記憶されている。アドレス・カウンタ回路の出力計数
値が１０になると、補助メモリ２６の下位ビット値１が
アドレス・レジスタ回路２４のロード端子に供給され、
クロック信号が供給されると、その時のアドレス・カウ
ンタ回路１０の出力計数値１０がアドレス・レジスタ回
路２４の出力端に保持される。一方、これらの動作に関
係なくパターン・メモリ１２は、２０番地まで順番にデ
ータ・パターンを出力し続ける。

【００１７】補助メモリ２６のアドレス２０番地には、
値０１０が記憶されている。アドレス・カウンタ回路１
０の出力計数値が２０になると、補助メモリ２６の中位
ビット値１は、アンド・ゲート回路２２の一方の入力端
子に供給される。この時、ループ・カウンタ回路２０の
出力論理値は０であるので、中位ビット値１はアンド・
ゲート回路２２を通過し、アドレス・カウンタ回路１０
のロード端子に供給される。これで、アドレス・レジス
タ回路２４の出力端に保持されたデータ１０は、アドレ
ス・カウンタ回路１０の出力計数値としてセットされ
る。したがって、パターン・メモリ１２の読出しアドレ
スは、２０番地から１０番地にジャンプする。アンド・
ゲート回路２２の出力論理値１が、ループ・カウンタ回
路２０のカウントダウン端子に供給され、且つクロック
信号がクロック端子に供給されると、このカウンタ回路
の内部計数値が１だけ減少する。以後、パターン・メモ
リ１２の１０番地から２０番地の読出しを繰り返す毎
に、ループ・カウンタ回路２０の内部計数値が減少す
る。この内部計数値が０になると、ループ・カウンタ回
路２０の出力論理値は１になり、補助メモリ２６の２０
番地に記憶された中位ビット値１は、アンド・ゲート回
路２２を通過することができなくなる。したがって、ア
ドレス・メモリ１８の２０番地のデータ１０は、アドレ
ス・カウンタ回路１０へセットされず、パターン・メモ
リ１２の読出しは、２０番地から２１番地以降の読出し
に進む。

【００１８】この様に、本発明では、計数方向の後方に
ジャンプするために、読出し繰り返し範囲の最初のアド
レスを通過する際に、アドレス・カウンタ回路の出力計
数値を予めアドレス・レジスタ回路に記憶しておき、繰
り返し範囲の最後のアドレスに達したときに、記憶して
おいた出力計数値をアドレス・カウンタ回路にロードす
ることによりジャンプ機能を実現しているので、ジャン
プ先記憶用のメモリが不要である。

【００１９】以上、本発明の好適な実施例に説明した
が、本発明の要旨を逸脱することなく種々の変更が可能
であり、例えば、増加方向に計数したが、減少方向に計
数させ、現在のアドレス番地より大きなアドレス番地に
ジャンプさせることもできる。また、ループ・カウンタ
回路２０への読出し繰り返し回数のセットは、繰り返し
範囲の前のアドレスであればよく、直前のアドレスには
限定されない。

【００２０】

【発明の効果】この様に、本発明のデータ・パターン発
生装置では、パターン・メモリ内で、現在読出している
アドレス番地から後方の番地にジャンプする動作をする
場合に有効である。即ち、補助メモリ２６の出力ビット
数は従来より１ビット増加するが、従来使用したアドレ
ス・メモリが全く不要になり、装置を安価に製造するこ
とができる。

【図面の簡単な説明】

【図１】 本発明のデジタル・パターン発生装置を示す
ブロック図。

【図２】 従来のデジタル・パターン発生装置を示すブ
ロック図。

【符号の説明】

１０ カウンタ手段 １２ メモリ手段 ２４、２６ アドレス・ジャンプ手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ 9288−5Ｌ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 初期値の入力設定が可能で、入力クロッ
   ク信号に応じた計数値を出力するカウンタ手段と、 該カウンタ手段の出力計数値によりアドレス指定され、
   記憶されたデジタル・パターンを発生する記憶手段と、 上記カウンタ手段の出力計数値を受け、上記カウンタ手
   段が第１計数値を出力するときに、該第１計数値を記憶
   し、上記カウンタ手段が計数を進めて第２計数値を出力
   するときに、上記第１計数値を上記カウンタ手段に初期
   値として入力設定するアドレス・ジャンプ手段とを具え
   ることを特徴とするデジタル・パターン発生装置。