JPH06101230B2

JPH06101230B2 - 半導体メモリ

Info

Publication number: JPH06101230B2
Application number: JP60181271A
Authority: JP
Inventors: 俊男和田; 隆竹園; 浩司飯塚
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1985-08-19
Filing date: 1985-08-19
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPS6242393A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は半導体メモリに関し、特にコンデンサに蓄積さ
れた電荷をセンスアンプで読み出すダイナミックメモリ
に関する。

（ロ）従来の技術従来のダイナミックメモリ（Ｄ−RAM）は、第５図に示
す如く構成されている。第５図に於いて、複数のセンス
アンプ（１）の各々には、一対のセンスノードに接続さ
れたビット線BL及び▲▼が設けられ、各々のビット
線BL及び▲▼には、ローアドレスデコーダ（２）か
ら出力される複数のワード線Ｗによって選択されるメモ
リセル（３）が複数接続されると共にローアドレスデコ
ーダ（２）から出力されるダミーワード線DW及びDW′で
選択されるダミーセル（４）が接続される。また、ビッ
ト線BL及び▲▼には、センスアンプ（１）のセンス
動作後、ビット線BL又は▲▼を所定の電位に引き上
げるアクティブリストア回路（５）が接続され、更に、
カラムアドレスデコーダ（６）のカラム線CLによって制
御されるMOSFET（７）が、出力回路（８）の入力に接続
された出力線D₀及び▲_０▼とビット線BL及び▲▼
の間に設けられる。一方、ローアドレスデータA₀〜A₇の
印加を制御するローアドレス制御信号▲▼、及
び、、メモリチップを選択するためのチップセレクト信
号▲▼は、リフレッシュモード検出回路（９）に印
加され、その検出出力はリフレッシュ制御回路（10）に
印加される。リフレッシュモード検出回路（９）はチッ
プセレクト信号▲▼が“0"となった後ローアドレス
制御信号▲▼が“0"となったことを検出するもの
であり、リフレッシュ制御回路（10）は、ワード線Ｗを
順次指定するリフレッシュアドレスカウンタ、及び、タ
イマーを内蔵し、タイマーの周期によりリフレッシュア
ドレスカウンタを自動的にインクリメントして、その値
をローアドレスデコーダ（２）に印加しリフレッシュを
実行するものである。

第５図に示された回路に於いて、ビット線BL及び▲
▼のプリチャージ後、ワード線Ｗの一本、及び、ダミー
ワード線DWあるいはDW′が出力されることにより、ビッ
ト線BL及び▲▼に指定されたメモリセル（３）とダ
ミーセル（４）が接続される。そこで、タイミング信号
φ_S1が“1"となるとセンスアンプ（１）のセンス動作が
開始され、更に、タイミング信号φ_S2が“1"となること
によりセンス動作が急速に進み、ビット線BL及び▲
▼に接続されたメモリセル（３）とダミーセル（４）の
蓄積された電荷の差によって発生する微弱な電位差がセ
ンスアンプ（１）によって増幅され、ビット線BL及び▲
▼の電位差が拡大する。また、センスアンプ（１）
のセンス動作が終了したタイミングで出力されるタイミ
ング信号φ_ARが“1"となるとアクティブリストア回路
（５）が動作し、“1"レベルにあるビット線BLあるいは
▲▼の電位が所定電位に引き上げられる。このよう
にして、すべてのセンスアンプ（１）に接続されたビッ
ト線BL及び▲▼には、ワード線Ｗで指定されたメモ
リセル（３）のデータが読み出されるが、センス動作の
終了後、カラムアドレスデコーダ（６）からカラム線CL
の一本が“1"となることにより、一対のMOSFET（７）が
選択されてオンとなり、このMOSFET（７）を介してビッ
ト線BL及び▲▼のデータが出力線D₀及び▲_０▼に
送出され、出力回路（８）から出力される。また、メモ
リセル（３）のリフレッシュを行う場合は、チップセレ
クト信号CSを“0"とした後ローアドレス制御信号▲
▼を“0"とすることにより、リフレッシュモード検出
回路（９）から検出出力が出力され、リフレッシュ制御
回路（10）が動作する。これにより、ローアドレスデー
タA₀〜A₇に無関係にワード線Ｗがタイマーの周期で順次
選択されリフレッシュが実行される。

このようなＤ−RAMは、昭和58年７月18日に発行された
日経エレクトロニクスの第169頁から第192頁に記載され
ている。

（ハ）発明が解決しようとする問題点ところで、第５図に示された従来のＤ−RAMに於いて、
ローアドレスデータを印加した後、カラムアドレスデー
タを印加する読み出す方法が通常の方法であるが、読み
出しスピードを速くするために、ローアドレスデータを
印加した後、カラムアドレスデータを順次印加すること
により、ビット線BL及び▲▼を選択しデータを読み
出すページモードや、ローアドレスデータを印加した後
カラムアドレスデータを印加し、カラムアドレス制御信
号▲▼を交互に“0"と“1"にすることによってデ
ータを読み出すニブルモードが実現されている。更に
は、ローアドレスデータを印加した後、同一ローアドレ
ス内であればカラムアドレスを印加するだけでデータが
読み出せるスタティックカラム方式が実現されている。

しかしながら、いずれの方式にしてもメモリセルのリフ
レッシュ中には、各々のビット線BL及び▲▼に生じ
るデータが変化するため、リフレッシュ前に指定したロ
ーアドレス内のカラムアドレスに記憶されたデータを読
み出すことはできない。従って、リフレッシュが終了す
るまで、メモリのアクセスを待たなければならない欠点
があった。

（ニ）問題点を解決するための手段本発明は上述した点に鑑みて為されたものであり、リフ
レッシュタイマーから定期的に出力されるリフレッシュ
要求信号によりローアドレスを順次選択してセンスアン
プのビット線BL及び▲▼に接続されたメモリセルの
リフレッシュを行うリフレッシュ制御回路とを備えたセ
ルフリフレッシュ機能内蔵の半導体メモリに於いて、ビ
ット線BL及び▲▼に読み出されたデータを保持し、
データ保持後はビット線BL及び▲▼から分離される
保持回路を設け、該保持回路のデータをカラムアドレス
選択手段で選択すると共に、ローアドレスデータの変化
を検出するローアドレス変化検出回路と、該ローアドレ
ス変化検出回路の検出出力とリフレッシュ制御回路の制
御信号とを入力する論理積回路（ANDゲート）とを設
け、該論理積回路の出力をウエイト信号として外部に出
力するものである。

（ホ）作用上述の手段によれば、通常の読み出し状態では、ローア
ドレスデータを印加すると、ローアドレスデータによっ
て指定されたワード線Ｗが選択され、このワード線Ｗに
接続されたメモリセルのデータがセンスアンプによって
ビット線BL及び▲▼に読み出され、更に、センスア
ンプのセンス動作終了後、読み出されたデータが保持回
路に記憶される。データを記憶した保持回路はビット線
BL及び▲▼と分離されるため、メモリセルのリフレ
ッシュが可能となり、そのリフレッシュ動作中でもカラ
ムアドレスデータを印加することにより、保持回路に記
憶されたデータがカラムアドレス選択手段によって選択
され出力される。一方、リフレッシュ動作中にローアド
レスデータが変化した場合には、その変化がローアドレ
ス変化検出回路によって検出され、その検出出力とリフ
レッシュ制御回路から出力されるリフレッシュ動作中を
示す信号REFとの論理積により、カラムアドレスのアク
セスを禁止するためのウエイト信号が外部に出力され
る。

（ヘ）実施例第１図は本発明の実施例に示す回路図である。複数のセ
ンスアンプ（11）はクロス接続されたMOSFETから成るフ
リップフロップ型センスアンプであり、センスノードに
は各々ビット線BL及び▲▼が接続され、また、セン
スアンプ（11）にはセンス動作を制御するクロック信号
φ_S1及びφ_S2がゲートに印加されたMOSFET（12）（13）
が共通に接続されている。また、各々のビット線BL及び
▲▼にはローアドレスデコーダ（14）から出力され
る複数のワード線Ｗで選択されるメモリセル（15）とダ
ミーワード線DW及びDW′で選択されるダミーセル（16）
が接続される。メモリセル（15）は１個のコンデンサと
１個のMOSFETとから成るセルである。更に、ビット線BL
及び▲▼には、センスアンプ（11）のセンス動作終
了後に印加されるタイミング信号φ_ARによって動作する
アクティブリストア回路（17）が設けられ、ビット線BL
及び▲▼に読み出された“1"レベルを所定電位V_DD
に引き上げる。また、ビット線BL及び▲▼と出力線
D₀及び▲_０▼の間には、MOSFET（18）とMOSFET（19）
が各々直列接続され、MOSFET（18）とMOSFET（19）の接
続点は保持回路（20）のデータ入出力に接続される。保
持回路（20）は電源V_DDと接地間に直列接続されたデプ
レッション型のMOSFET（21）及びエンハンスメント型の
MOSFET（22）と、同じくデプレッション型のMOSFET（2
1）及びエンハンスメント型のMOSFET（22）とから成
り、互いの入力及び出力が相互接続されている。即ち、
インバータをクロス接続したフリップフロップである。
ここで、MOSFET（18）のゲートには、センスアンプ（1
1）のセンス動作及びアクティブリストア回路（17）の
動作が終了したタイミングで“1"となるタイミング信号
φ_Ｌが印加され、一方、MOSFET（19）のゲートには、カ
ラムアドレスデコーダ（23）から出力されるカラム線CL
が各々接続され、カラムアドレスデコーダ（23）に印加
されるカラムアドレスデータA₈〜A₁₅に基いて、指定さ
れたMOSFET（19）が選択される。

また、チップ選択信号▲▼が印加されたタイミング
ジェネレータ（24）は、チップ選択信号CEの立ち上がり
に基いて、センスアンプ（11）やアクティブリストア回
路（17）等の動作を制御するクロックφ_S1，φ_S2，
φ_AR，φ_Ｌ等のパルスを作成する。従って、新しいロー
アドレスデータA₀〜A₇を印加する際にはチップ選択信号
▲▼を立ち下げる必要がある。また、タイミングジ
ェネレータ（24）にはリフレッシュ制御回路（25a）か
らの出力も印加されており、リフレッシュを行う場合に
各種のクロックを発生するよう制御される。

リフレッシュ制御回路（25a）は、リフレッシュタイマ
ー（25b）から定期的に印加されるリフレッシュ要求信
号REQに基いて、各メモリセル（15）をリフレッシュさ
せるものであり、ローアドレスデータA₀〜A₇に替わって
ワード線Ｗを選択するためのローアドレスカウンタを内
蔵している。即ち、ローアドレスカウンタを自動的にイ
ンクリメントして、その値をローアドレスデコーダ（1
4）に印加し、タイミングジェネレータ（24）を制御し
て読み出し動作を行わせメモリセル（15）のリフレッシ
ュを実行する。更に、リフレッシュ中はリフレッシュ動
作中を示す信号REFをANDゲート（27）及びローアドレス
変化検出回路（28）に印加する。ローアドレス変化検出
回路（28）は、ローアドレスデータA₀〜A₇を入力し、ロ
ーアドレスデータA₀〜A₇が前の状態と変化したことを検
出するものであり、その検出出力ROWCHGはANDゲート（2
7）の入力に印加される。ANDゲート（27）は、リフレッ
シュ動作中であって、且つ、ローアドレスデータが変化
したことを検出するものであり、外部から以前と異なっ
たローアドレスのアクセスがあった場合に、保持回路
（20）に記憶されているデータはアクセスされたローア
ドレスのデータでないためリフレッシュ動作が終了する
までカラムアドレスのアクセスを待機させるウエイト信
号WAITを出力するものである。

ローアドレス変化検出回路（28）の具体的構成は第２図
示す如く、ローアドレスデータA₀〜A₇の各ビットの立ち
上がり及び立ち下がりを検出する信号変化検出回路（2
9）と、各信号変化検出回路（29）の出力が印加されたN
ORゲート（30）と、NORゲート（30）の出力及びリフレ
ッシュ制御回路（25）の出力REFが印加されたＲ−Ｓフ
リップフロップ（31）とから成る。信号変化検出回路
（29）は、インバータ（32）の反転信号▲_０▼（A₁…
A₇）を用いて、インバータ（33）１段の遅延とインバー
タ（34）４段の遅延との差によりNANDゲート（35）及び
インバータ（36）からデータの立ち上がり時にパルス出
力を得る回路と、信号A₀（A₁…A₇）を用いて、インバー
タ（37）１段の遅延とインバータ（38）４段の遅延との
差によりNANDゲート（39）及びインバータ（40）から信
号A₀（A₁…A₇）の立ち下がり時にパルス出力を得る回路
とから成る。従って、ローアドレスデータA₀〜A₇が変化
すると信号変化検出回路（29）のパルス出力がNORゲー
ト（30）を介してフリップフロップ（31）をセットす
る。一方、フリップフロップ（31）はリフレッシュ動作
以外には“0"である信号REFによってリセットされる。
フリップフロップ（31）の出力はインバータ（41）によ
って反転され、ローアドレス変化検出出力ROWCHGとして
出力される。

次に、第３図及び第４図を参照して第１図に示された実
施例の動作を説明する。第３図は通常のデータ読み出し
時の動作を示すタイミング図であり、第４図はリフレッ
シュモードの動作を示すタイミング図である。第３図に
於いて、第１図には示されていないアドレス入力端子に
ローアドレスデータA₀〜A₇を印加した状態で、チップ選
択信号▲▼を“0"とすると、タイミングジェネレー
タ（24）が動作すると共に、ローアドレスデータA₀〜A₇
がローアドレスデコーダ（14）に印加され、ローアドレ
スデータA₀〜A₇で指示されるワード線Ｗ及びダミーワー
ド線DWあるいはDW′が“1"となる。この状態でタイミン
グ信号φ_S1が“1"となるとセンスアンプ（11）のセンス
動作が開始され、ワード線Ｗで指定されたメモリセル
（15）とダミーワード線DW又はDW′で指定されたダミー
セル（16）とによって生じる微弱な電位差が拡大されて
ビット線BL及び▲▼に発生し、更に、タイミング信
号φ_S2が“1"となることによってセンスアンプ（11）の
センス動作が進み、更に、ビット線BL及び▲▼の差
が拡大する。次に、タイミング信号φ_ARが“1"となると
アクティブリストア回路（17）が動作し、“1"レベルが
読み出されたビット線BLあるいは▲▼を所定の電圧
レベルに引き上げる。その後、、タイミング信号φ_Ｌが
“1"となるとMOSFET（18）がオンとなり、ビット線BL及
び▲▼の電位がMOSFET（18）を介して保持回路（2
0）に印加される。このとき、保持回路（20）へ“1"を
書き込むビット線側では、動作中のアクティブリストア
回路（17）から書き込み電流が流れるためビット線の
“1"が保障され、一方、“0"を書き込むビット線側では
センスアンプ（11）によて“0"のレベルに引き下げられ
る。このように、ビット線BL及び▲▼に読み出され
たデータが保持回路（20）に記憶保持されると、ビット
線BL及び▲▼の信号はMOSFET（18）がオンである限
り消滅することはない。タイミング信号φ_Ｌが“0"とな
るとMOSFET（18）がオフし、ビット線BL及び▲▼と
保持回路（20）とが分離される。従って、分離された後
はリフレッシュ制御回路（25）を動作させることによ
り、メモリセル（15）のリフレッシュ動作が可能とな
る。

一方、保持回路（20）にローアドレスデータA₀〜A₇で指
定されたローアドレスのデータが保持された状態で、カ
ラムアドレスデータA₈〜A₁₅がカラムアドレスデコーダ
（23）に印加されると、カラムアドレスデータA₈〜A₁₅
で指示されたカラム線CLが“1"となる。これにより、MO
SFET（19）の一対がオンとなり、保持回路（20）に保持
さたデータがMOSFET（19）を介して出力線D₀及び▲_０
▼に送出され、出力回路（26）に印加される。従って、
出力端子D_OUTからは、カラムアドレスデータで指定され
たデータが出力される。更に、同一ローアドレス内であ
れば、いつでもカラムアドレスデータを印加する毎に、
保持回路（20）に保持されたデータがカラム線CL及びMO
SFET（19）によって選択されて出力される。

一方、第４図に於いて、リフレッシュタイマー（25b）
のカウントアップにより出力されるリフレッシュ要求信
号REQが“1"となるとリフレッシュ制御回路（25）が動
作状態となる。このとき、リフレッシュ制御回路（25）
は、リフレッシュ動作中であることを示す信号REFを
“1"として出力すると共に、タイマーの周期に従ってロ
ーアドレスカウンタをインクリメントしてその値をロー
アドレスデコーダ（14）に送出する。よって、ワード線
Ｗが順次選択されてメモリセル（15）のリフレッシュが
実行される。また、リフレッシュ動作中にカラムアドレ
スデータA₈〜A₁₅を印加すると、カラムアドレスデータA
₈〜A₁₅で指定されるカラムアドレスの保持回路（20）に
保持されたデータが出力される。即ち、リフレッシュ動
作中でもカラムアドレスのアクセスが可能である。とこ
ろが、ローアドレスデコーダ（14）に現在印加されてい
るローアドレスデータA₀〜A₇と異なるローアドレスデー
タA₀〜A₇をローアドレス入力端子に印加するとローアド
レスデコーダ（14）に印加されるローアドレスデータA₀
〜A₇が今までと異なるため、ローアドレス変化検出回路
（28）によってその変化が検出される。すると第２図か
ら明らかな如く、ローアドレス変化検出出力ROWCHGが
“1"となる。従って、ANDゲート（27）では、リフレッ
シュ信号REFの“1"とアドレス変化検出出力ROWCHGの
“1"との論理積が取れ、ANDゲート（27）の出力が、
“1"となる。このANDゲート（27）の出力“1"は、カラ
ムアドレスのアクセスを待機させるウエイト信号WAITと
して外部に出力される。このウエイト信号WAIT“1"によ
り外部装置（例えば、マイクロコンピュータ）に誤まっ
たデータが送出されるのが防止される。

リフレッシュ動作が終了するとリフレッシュ制御回路
（25）から出力されている信号REFが“0"となるため、
ウエイト信号WAITは“0"となり、アクセス禁止が解除さ
れる。外部装置は、この時点から改めてローアドレスデ
ータA₀〜A₇を印加して、第３図で示された通常のデータ
読み出しを行うことが可能となる。

（ト）発明の効果上述の如く本発明によれば、ローアドレスデータを印加
して読み出されたデータが保持回路に記憶された後は、
メモリセルのリフレッシュ動作が可能となり、更に、リ
フレッシュ動作中であっても、同一ローアドレスであれ
ばいつでもカラムアドレスのアクセスが出来る。一方、
リフレッシュ動作中に異なったローアドレスのアクセス
をした場合には、ウエイト信号が出力されるため誤まっ
たデータの読み出しが防止できるものである。従って、
外部からの制御が簡単で信頼性の高い半導体メモリが得
られる利点を有している。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は第１図
に示されたローアドレス変化検出回路の具体的回路図、
第３図及び第４図は第１図に示された実施例の動作を示
すタイミング図、第５図は従来例を示す回路図である。主な図番の説明（11）…センスアンプ、（14）…ローアドレスデコー
ダ、（15）…メモリセル、（16）…ダミーセル、（17）
…アクティブリストア回路、（20）…保持回路、（23）
…カラムアドレスデコーダ、（26）…出力回路、（24）
…タイミングジェネレータ、（25a）…リフレッシュ制
御回路、（25b）…リフレッシュタイマー、（28）…ロ
ーアドレス変化検出回路、（29）…ANDゲート。

Claims

【特許請求の範囲】

【請求項１】センスアンプのセンスノードに接続された
ビット線と、ローアドレスデータに基いて前記ビット線
に接続されたメモリセルを選択するローアドレス選択手
段と、カラムアドレスデータに基いて前記ビット線に読
み出されたデータを選択するカラムアドレス選択手段
と、前記ローアドレスを順次選択して前記メモリセルの
リフレッシュを行うリフレッシュ制御回路とを備えたセ
ルフリフレッシュ機能内蔵の半導体メモリに於いて、前
記ビット線に読み出されたデータを保持し、データ保持
後は前記ビット線から分離される保持回路を設け、該保
持回路のデータを前記カラムアドレス選択手段で選択す
ると共に、前記ローアドレスデータの変化を検出するロ
ーアドレス変化検出回路と、該ローアドレス変化検出回
路の検出出力と前記リフレッシュ制御回路の制御信号と
を入力する論理積回路とを設け、該論理積回路の出力を
ウエイト信号として外部出力することを特徴とする半導
体メモリ。