JPH06101509B2 - 半導体プロセス異常診断方式 - Google Patents
半導体プロセス異常診断方式Info
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- JPH06101509B2 JPH06101509B2 JP23977885A JP23977885A JPH06101509B2 JP H06101509 B2 JPH06101509 B2 JP H06101509B2 JP 23977885 A JP23977885 A JP 23977885A JP 23977885 A JP23977885 A JP 23977885A JP H06101509 B2 JPH06101509 B2 JP H06101509B2
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- semiconductor
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体プロセスの異常診断方式に関し、特に
ウエハプロセスの異常診断知識を収集し、また半導体ウ
エハ上へテストパターンを設置する診断方式に関するも
のである。
ウエハプロセスの異常診断知識を収集し、また半導体ウ
エハ上へテストパターンを設置する診断方式に関するも
のである。
半導体製品の超微細化に伴つて、新プロセスの開発、ま
たは歩留り向上を目的としたプロセス診断を迅速かつ正
確に実施することが、ますます困難となつている。この
問題を解決するための１つの方法は、解析目的別のテス
トパターンを製品ウエハ上に作成し、このテストパター
ンを解析する方法である。しかし、このようなテストパ
ターンの解析には、実際の診断経験から得られる診断知
識が不可欠であり、テストパターンの解析を有効に活用
するには、上記の診断知識を収集する必要がある。
たは歩留り向上を目的としたプロセス診断を迅速かつ正
確に実施することが、ますます困難となつている。この
問題を解決するための１つの方法は、解析目的別のテス
トパターンを製品ウエハ上に作成し、このテストパター
ンを解析する方法である。しかし、このようなテストパ
ターンの解析には、実際の診断経験から得られる診断知
識が不可欠であり、テストパターンの解析を有効に活用
するには、上記の診断知識を収集する必要がある。
従来、解析のための特別のテストパターンを製品ウエハ
上に作成し、このテストパターンを解析する方法の活用
について、例えば、「集積回路プロセスモニタに関する
自動パラメトリツクテスタ」（Kaempf,Solid State Tec
hnology（日本語版）Nov,1981.pp.62〜69参照）あるい
は、「スタテイステイカル・モデリング・アプローチ・
フオア・シミユレーシヨン・オブ・MOS VLSIサーキツト
・デザイン」（A Statistical Modeling Approach for
Simulation of MOS VLSI Circuit Design:Herr,IEEE IE
DM82,pp290〜293（1982）参照）に記載されている。し
かし、上記の文献を始めとする従来の技術では、検査デ
ータを統計的に解析するにとどまり、検査データの異常
発生状況からその異常原因を究明することに関しては、
何等述べられていない。すなわち、従来は、原因究明の
ため、解析者自身がデータ解析結果を解釈することによ
つて究明していた。最近では、知識工学技術を応用し、
原因究明のための診断知識を計算機に取り込み、原因究
明を計算機に実行させる方法が考えられているが、この
場合の診断知識をいかに集めるかが大きな問題となつて
いる。また、従来から使用されているテストパターン
は、電気的特性の計測用であるため、加工表面の状態あ
るいはエツチングによる切断面の状態を始めとする３次
元的な加工精度、安定性等をテストするためには不向き
であつた。
上に作成し、このテストパターンを解析する方法の活用
について、例えば、「集積回路プロセスモニタに関する
自動パラメトリツクテスタ」（Kaempf,Solid State Tec
hnology（日本語版）Nov,1981.pp.62〜69参照）あるい
は、「スタテイステイカル・モデリング・アプローチ・
フオア・シミユレーシヨン・オブ・MOS VLSIサーキツト
・デザイン」（A Statistical Modeling Approach for
Simulation of MOS VLSI Circuit Design:Herr,IEEE IE
DM82,pp290〜293（1982）参照）に記載されている。し
かし、上記の文献を始めとする従来の技術では、検査デ
ータを統計的に解析するにとどまり、検査データの異常
発生状況からその異常原因を究明することに関しては、
何等述べられていない。すなわち、従来は、原因究明の
ため、解析者自身がデータ解析結果を解釈することによ
つて究明していた。最近では、知識工学技術を応用し、
原因究明のための診断知識を計算機に取り込み、原因究
明を計算機に実行させる方法が考えられているが、この
場合の診断知識をいかに集めるかが大きな問題となつて
いる。また、従来から使用されているテストパターン
は、電気的特性の計測用であるため、加工表面の状態あ
るいはエツチングによる切断面の状態を始めとする３次
元的な加工精度、安定性等をテストするためには不向き
であつた。
本発明の目的は、このような従来の問題を改善し、異常
診断知識を簡単に収集でき、これを活用することによ
り、多大な時間と労力を費やすことなく半導体製品の構
造上の異常を検出して製造プロセスの異常診断が可能で
あり、またウエハ製造プロセスを変更することなく、テ
ストパターンを製品ウエハ上に形成できる半導体プロセ
ス異常診断方式を提供することにある。
診断知識を簡単に収集でき、これを活用することによ
り、多大な時間と労力を費やすことなく半導体製品の構
造上の異常を検出して製造プロセスの異常診断が可能で
あり、またウエハ製造プロセスを変更することなく、テ
ストパターンを製品ウエハ上に形成できる半導体プロセ
ス異常診断方式を提供することにある。
上記目的を達成するため、本発明の半導体プロセス異常
診断方式は、半導体製品となる半導体ウエハ上にテスト
パターンを備え、該テストパターンの検査データを収集
し、該検査データを基にして、上記半導体ウエハの素子
パラメータ値を推定処理した後、規格範囲と比較するこ
とにより該素子パラメータの異常発生の有無を判定し、
該ウエハの既知の異常原因を受け付けて、該異常原因と
上記異常発生状況を１組にして、これを診断知識として
記憶することに特徴がある。
診断方式は、半導体製品となる半導体ウエハ上にテスト
パターンを備え、該テストパターンの検査データを収集
し、該検査データを基にして、上記半導体ウエハの素子
パラメータ値を推定処理した後、規格範囲と比較するこ
とにより該素子パラメータの異常発生の有無を判定し、
該ウエハの既知の異常原因を受け付けて、該異常原因と
上記異常発生状況を１組にして、これを診断知識として
記憶することに特徴がある。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す半導体製造プロセス
の異常診断装置のブロツク構成図である。ここで示すよ
うに、半導体製造プロセスは、製造工程１−１と検査工
程１−２で構成されている。製造工程１−１には、例え
ば、酸化・拡散プロセス、インプラ・プロセス、ホトエ
ツチング・プロセス等が含まれており、その製造工程自
体は従来よりの製造プロセスであつて、半導体ウエハの
加工を順次行つて製品ペレツトを製作する。検査工程１
−２は、ウエハ上に特別に設けたテストパターンの電気
特性データを測定装置により測定す工程である。上記の
測定データは、データ収集装置２を通して記憶装置３に
転送された後、処理装置４で行う素子パラメータ値の推
定を行うとともに、その推定結果と所定の基準範囲との
比較等より、ウエハ上の異常有無の判定を行う。なお、
第１図の構成において、データ収集装置2,記憶装置3,処
理装置4,およびデイスプレイ装置５は、外部メモリや入
出力装置等を含む１台の計算機システムで実現すること
ができる。
第１図は、本発明の一実施例を示す半導体製造プロセス
の異常診断装置のブロツク構成図である。ここで示すよ
うに、半導体製造プロセスは、製造工程１−１と検査工
程１−２で構成されている。製造工程１−１には、例え
ば、酸化・拡散プロセス、インプラ・プロセス、ホトエ
ツチング・プロセス等が含まれており、その製造工程自
体は従来よりの製造プロセスであつて、半導体ウエハの
加工を順次行つて製品ペレツトを製作する。検査工程１
−２は、ウエハ上に特別に設けたテストパターンの電気
特性データを測定装置により測定す工程である。上記の
測定データは、データ収集装置２を通して記憶装置３に
転送された後、処理装置４で行う素子パラメータ値の推
定を行うとともに、その推定結果と所定の基準範囲との
比較等より、ウエハ上の異常有無の判定を行う。なお、
第１図の構成において、データ収集装置2,記憶装置3,処
理装置4,およびデイスプレイ装置５は、外部メモリや入
出力装置等を含む１台の計算機システムで実現すること
ができる。
本実施例においては、半導体製品となる半導体ウエハ上
にテストパターンを備えておき、このようなウエハに対
して、異常原因が既知のペレツトを含むウエハを用意
し、このペレツトを用いて、良否不明のペレツトを診断
するための診断知識を次のようにして簡単に収集できる
ようにしている。すなわち、上記テストパターンの検査
データを収集する工程と、その検査データを基にして上
記半導体ペレツトの素子パラメータ値（膜厚、寸法等）
を推定し、その規格範囲と比較することによりその素子
パラメータの異常発生の有無を判定する工程と、この原
因と上記異常発生状況を一組にして、これを診断知識と
して記憶する工程とを備えることによつて、診断知識の
収集を簡単にする。
にテストパターンを備えておき、このようなウエハに対
して、異常原因が既知のペレツトを含むウエハを用意
し、このペレツトを用いて、良否不明のペレツトを診断
するための診断知識を次のようにして簡単に収集できる
ようにしている。すなわち、上記テストパターンの検査
データを収集する工程と、その検査データを基にして上
記半導体ペレツトの素子パラメータ値（膜厚、寸法等）
を推定し、その規格範囲と比較することによりその素子
パラメータの異常発生の有無を判定する工程と、この原
因と上記異常発生状況を一組にして、これを診断知識と
して記憶する工程とを備えることによつて、診断知識の
収集を簡単にする。
第２図は、本発明において、ウエハ上に設けられるテス
トパターンの図である。素子パラメータ値を推定するた
めの被測定パターンであるウエハ上の診断用テストパタ
ーンは、プロセス技術開発用に利用する従来のテストパ
ターンに類似している。21,22は被測定体、23,23′,24,
24′は測定端子（パード）である。
トパターンの図である。素子パラメータ値を推定するた
めの被測定パターンであるウエハ上の診断用テストパタ
ーンは、プロセス技術開発用に利用する従来のテストパ
ターンに類似している。21,22は被測定体、23,23′,24,
24′は測定端子（パード）である。
次に、第１図の処理装置４で行われる素子パラメータ値
の推定処理について、具体例により説明する。半導体製
品を構成する主要素子の１つである電界効果トランジス
タ（FET）の素子パラメータとしては、寸法、膜厚、不
純物濃度等がある。これらに対して、製品チツプと同一
のウエハ上に、第２図に示すような特別のテストパター
ンを作成し、その測定値から経験的に推定することがで
きる。推定の基本としては、寸法に関するパラメータに
は、電気抵抗を、また膜厚、不純物濃度等に関するパラ
メータには、電気容量を用いる。
の推定処理について、具体例により説明する。半導体製
品を構成する主要素子の１つである電界効果トランジス
タ（FET）の素子パラメータとしては、寸法、膜厚、不
純物濃度等がある。これらに対して、製品チツプと同一
のウエハ上に、第２図に示すような特別のテストパター
ンを作成し、その測定値から経験的に推定することがで
きる。推定の基本としては、寸法に関するパラメータに
は、電気抵抗を、また膜厚、不純物濃度等に関するパラ
メータには、電気容量を用いる。
素子パラメータ推定の具体的方法を、酸化膜厚を例にと
り説明する。この推定には、例えば、第２図に示すよう
なテストパターンを作成し、これを利用する。第２図に
おいて、21,22は電極であり、両極の間にはその厚さを
推定したい膜（設計値ｄ）を挟んである。ｌ1，W1は、
製造プロセスでの寸法バラツキより大きな値とし、バラ
ツキの影響を相対的に小さくする。第２図のテストパタ
ーンを測定した静電容量Ｃ〔Ｆ〕から、単位面積当りの
容量ｑ〔F/m2〕を算出すると、 となる。ここで、知りたい膜厚の誘電率ε〔F/m〕は形
成される膜の組成から分かるので、（１）式より、膜厚
ｄの推定値ｄ〔ｍ〕は、 となる。このテストパターンは、製品ウエハ上に製品ペ
レツトと同時に作られているため、上記ｄの値は製品ペ
レツトの酸化膜厚であると考えることができる。なお、
このテストパターンによる推定を正しく行うためには、
テストパターンが設計通りに正常に製作されていること
が不可欠であり、（１）（２）式を適用するために、前
提条件をチエツクする必要がある。その例として、 K1≦Ｃ≦K2 ・・・・・（３） をチエツクする。ここで、K1，K2は定数であり、テスト
パターンが正常に製作されているときの測定値に対する
上下限値を示す。
り説明する。この推定には、例えば、第２図に示すよう
なテストパターンを作成し、これを利用する。第２図に
おいて、21,22は電極であり、両極の間にはその厚さを
推定したい膜（設計値ｄ）を挟んである。ｌ1，W1は、
製造プロセスでの寸法バラツキより大きな値とし、バラ
ツキの影響を相対的に小さくする。第２図のテストパタ
ーンを測定した静電容量Ｃ〔Ｆ〕から、単位面積当りの
容量ｑ〔F/m2〕を算出すると、 となる。ここで、知りたい膜厚の誘電率ε〔F/m〕は形
成される膜の組成から分かるので、（１）式より、膜厚
ｄの推定値ｄ〔ｍ〕は、 となる。このテストパターンは、製品ウエハ上に製品ペ
レツトと同時に作られているため、上記ｄの値は製品ペ
レツトの酸化膜厚であると考えることができる。なお、
このテストパターンによる推定を正しく行うためには、
テストパターンが設計通りに正常に製作されていること
が不可欠であり、（１）（２）式を適用するために、前
提条件をチエツクする必要がある。その例として、 K1≦Ｃ≦K2 ・・・・・（３） をチエツクする。ここで、K1，K2は定数であり、テスト
パターンが正常に製作されているときの測定値に対する
上下限値を示す。
第３図は、本発明における酸化膜厚推定処理のフローチ
ヤートである。また、膜厚以外の各種寸法、不純物濃度
に関する素子パラメータ値も、第３図の方法と同じよう
な処理で推定することができる。すなわち、先ず、テス
トパターンの測定データの読出しを行い（ステツプ3
1）、推定式についている前提条件式のチエツクを行い
（ステツプ32）、条件が成立したときには、単位当りの
電気容量の推定を行い（ステツプ33）、次に膜厚の推定
を行つた後（ステツプ34）、推定値を所定値と比較して
正常・異常を判定する（ステツプ35）。推定されたパラ
メータ全て終了か否かを判定し、終了であれば処理を終
る（ステツプ36）。
ヤートである。また、膜厚以外の各種寸法、不純物濃度
に関する素子パラメータ値も、第３図の方法と同じよう
な処理で推定することができる。すなわち、先ず、テス
トパターンの測定データの読出しを行い（ステツプ3
1）、推定式についている前提条件式のチエツクを行い
（ステツプ32）、条件が成立したときには、単位当りの
電気容量の推定を行い（ステツプ33）、次に膜厚の推定
を行つた後（ステツプ34）、推定値を所定値と比較して
正常・異常を判定する（ステツプ35）。推定されたパラ
メータ全て終了か否かを判定し、終了であれば処理を終
る（ステツプ36）。
第４図は、第３図の方法によつて推定されたFETの素子
パラメータ値である。処理装置４は、第４図に示すよう
な各種パラメータ値を推定し、正常、異常を判定した
後、入出力端末装置５を介して、ユーザから対象ペレツ
トの異常原因を受け付ける。さらに、この装置４は、上
述のようにして求めた素子パラメータ値の正／異常の判
定結果と異常原因とを１組として、第５図に示すデシジ
ヨンテーブル形式の横１行分として記憶する。第５図に
おいて、横方向の各行は、「最左欄に示す異常原因が発
生したとき、○印を付けた全てのパラメータに異常が見
られる」ことを示している。これがつまり診断知識であ
る。不良ペレツトが発生し、その原因が判明する度に、
上述のような診断知識の収集を実施すれば、診断知識は
容易に収集することができる。
パラメータ値である。処理装置４は、第４図に示すよう
な各種パラメータ値を推定し、正常、異常を判定した
後、入出力端末装置５を介して、ユーザから対象ペレツ
トの異常原因を受け付ける。さらに、この装置４は、上
述のようにして求めた素子パラメータ値の正／異常の判
定結果と異常原因とを１組として、第５図に示すデシジ
ヨンテーブル形式の横１行分として記憶する。第５図に
おいて、横方向の各行は、「最左欄に示す異常原因が発
生したとき、○印を付けた全てのパラメータに異常が見
られる」ことを示している。これがつまり診断知識であ
る。不良ペレツトが発生し、その原因が判明する度に、
上述のような診断知識の収集を実施すれば、診断知識は
容易に収集することができる。
このようにして収集した診断知識を使用して、新たなウ
エハの異常原因を究明するには、次のような方法を用い
る。すなわち、素子パラメータの異常判定までは、上記
知識収集時と全く同じように行い、これによつて素子パ
ラメータの異常発生状況が判明した後、第５図のテーブ
ルを活用して、推定パラメータの異常判定の結果から製
造プロセスの異常工程を究明する。具体的には、第５図
の横方向各行において、○印を付けた全てのパラメータ
に異常判定があつた場合には、その左側に示す工程で異
常が生じていると判断する。これらの結果は、デイスプ
レイ装置５に表示される。
エハの異常原因を究明するには、次のような方法を用い
る。すなわち、素子パラメータの異常判定までは、上記
知識収集時と全く同じように行い、これによつて素子パ
ラメータの異常発生状況が判明した後、第５図のテーブ
ルを活用して、推定パラメータの異常判定の結果から製
造プロセスの異常工程を究明する。具体的には、第５図
の横方向各行において、○印を付けた全てのパラメータ
に異常判定があつた場合には、その左側に示す工程で異
常が生じていると判断する。これらの結果は、デイスプ
レイ装置５に表示される。
このように、ウエハ上に設けられたテストパターンを用
いて、異常を発生させた製造工程を究明するための知識
を簡単に収集できるため、これらの知識を使用すること
により、異常診断を迅速かつ正確に実施することがで
き、超微細な半導体製品における歩留りの早期向上、高
レベル維持が可能となる。
いて、異常を発生させた製造工程を究明するための知識
を簡単に収集できるため、これらの知識を使用すること
により、異常診断を迅速かつ正確に実施することがで
き、超微細な半導体製品における歩留りの早期向上、高
レベル維持が可能となる。
第６図は、本発明の他の実施例を示すウエハ上のテスト
パターンの図である。本実施例においては、第１図のデ
ータ収集装置２として、テストパターンの目的により２
種類の装置が使用される。すなわち、従来から使用され
ている電気計測用テストパターンに対しては、一般に半
導体パラメトリツク・テスタと呼ばれる計測装置が利用
される。一方、本実施例の特徴である３次元加工状態計
測・観測内テストパターンに対しては、電子顕微鏡装置
が利用される。また、記憶装置3,処理装置４等は、外部
メモリや入出力装置等を含む１つの計算機システムで実
現される。
パターンの図である。本実施例においては、第１図のデ
ータ収集装置２として、テストパターンの目的により２
種類の装置が使用される。すなわち、従来から使用され
ている電気計測用テストパターンに対しては、一般に半
導体パラメトリツク・テスタと呼ばれる計測装置が利用
される。一方、本実施例の特徴である３次元加工状態計
測・観測内テストパターンに対しては、電子顕微鏡装置
が利用される。また、記憶装置3,処理装置４等は、外部
メモリや入出力装置等を含む１つの計算機システムで実
現される。
半導体製品は、概念的には、各種の層を積み重ねて製造
していくものと把握することができる。従つて、ウエハ
の製造が完成し、それが不良であると判明しても、途中
の工程での３次元加工状態の良否を調べることは簡単で
はない。途中工程での３次元加工状態は、ウエハ・プロ
セスの途中工程で抜き取り検査することにより、実現す
ることができる。しかし、量産ラインでは、その生産量
の多さから、全数検査することは不可能であるため、不
良であることが判明した製品について、ウエハ・プロセ
ス途中の各工程における３次元加工状態がいかなる状態
にあつたかを計測・観察できるようなテストパターン
を、ウエハ上に製品ペレツトと同時に製造しておくこと
によつて実現している。このようなテストパターンは、
従来の電気計測用テストパターンと同じ方法で作成でき
る。つまり、そのテストパターンで着目する工程以降の
処理では、新たな層が形成されないように、マスクパタ
ーンを設計すればよい。
していくものと把握することができる。従つて、ウエハ
の製造が完成し、それが不良であると判明しても、途中
の工程での３次元加工状態の良否を調べることは簡単で
はない。途中工程での３次元加工状態は、ウエハ・プロ
セスの途中工程で抜き取り検査することにより、実現す
ることができる。しかし、量産ラインでは、その生産量
の多さから、全数検査することは不可能であるため、不
良であることが判明した製品について、ウエハ・プロセ
ス途中の各工程における３次元加工状態がいかなる状態
にあつたかを計測・観察できるようなテストパターン
を、ウエハ上に製品ペレツトと同時に製造しておくこと
によつて実現している。このようなテストパターンは、
従来の電気計測用テストパターンと同じ方法で作成でき
る。つまり、そのテストパターンで着目する工程以降の
処理では、新たな層が形成されないように、マスクパタ
ーンを設計すればよい。
本実施例のテストパターンは、従来と異なり、電子顕微
鏡用のパターンを設けておく点に特徴があり、この点に
ついて更に詳述する。
鏡用のパターンを設けておく点に特徴があり、この点に
ついて更に詳述する。
テストパターンとしては、基本的には、解析目的にあつ
た任意のものを採用すればよい。本実施例では、エツチ
ング工程における３次元加工状態を観察するためのテス
トパターンを例にとり、具体的なパターンとその活用法
を述べる。エツチング工程の３次元加工状態を観察する
には、例えば、第６図に示すテスト用パターンを作成す
る。第６図は、ウエハ上のテストパターンを斜め上方か
ら電子顕微鏡で観察した例を概念的に示すものである。
これによつて、エツチング切断面のテーパ角度、露光時
の定在波の影響等を見ることができる。このようなテス
トパターンを、専用ウエハ上に作成することは、従来か
ら、個別工程のプロセス開発に活用されている。しか
し、これを製品ウエハ上に、製品ペレツトと同時に作成
してしまうことは実施されておらず、この点に本実施例
の特徴がある。
た任意のものを採用すればよい。本実施例では、エツチ
ング工程における３次元加工状態を観察するためのテス
トパターンを例にとり、具体的なパターンとその活用法
を述べる。エツチング工程の３次元加工状態を観察する
には、例えば、第６図に示すテスト用パターンを作成す
る。第６図は、ウエハ上のテストパターンを斜め上方か
ら電子顕微鏡で観察した例を概念的に示すものである。
これによつて、エツチング切断面のテーパ角度、露光時
の定在波の影響等を見ることができる。このようなテス
トパターンを、専用ウエハ上に作成することは、従来か
ら、個別工程のプロセス開発に活用されている。しか
し、これを製品ウエハ上に、製品ペレツトと同時に作成
してしまうことは実施されておらず、この点に本実施例
の特徴がある。
第７図は、本実施例によるテストパターンのウエハ上の
配置図であり、第８図は、同じくテストパターンのレチ
クル上の配置図である。
配置図であり、第８図は、同じくテストパターンのレチ
クル上の配置図である。
テストパターン７は、第７図に示すように、各ペレツト
６の横に設置する。最近、マスクパターンの超微細化に
伴つて、縮小露光方式が多いため、第８図に示すよう
に、レチクル８上にテストパターン７を入れておけば、
自動的にウエハ全面にテストパターンを作成することが
できる。２パターンからなるレチクル８の場合のテスト
パターン配置の例が、第８図に示されている。
６の横に設置する。最近、マスクパターンの超微細化に
伴つて、縮小露光方式が多いため、第８図に示すよう
に、レチクル８上にテストパターン７を入れておけば、
自動的にウエハ全面にテストパターンを作成することが
できる。２パターンからなるレチクル８の場合のテスト
パターン配置の例が、第８図に示されている。
このように、本実施例では、ウエハ製造プロセスを従来
と変更せずに、テストパターンを製品ウエハ上に形成す
ることができる。さらに、これらのテストパターンの検
査データを用いて、プロセスの異常診断を簡単に実施で
きる。これにより、（ａ）異常診断用の各種パラメータ
値や３次元加工状態に関するウエハ内分布、ウエハ間変
動、およびそれらの時系列変化を把握・分析することが
可能となる。従つて、解析時点の異常分析だけでなく、
異常多発の予知等も可能である。（ｂ）半導体製造にお
ける歩留りの早期向上、高レベルの維持が可能である等
の利点があり、サブミクロン・プロセス以降の超微細半
導体製品の開発が迅速化される。
と変更せずに、テストパターンを製品ウエハ上に形成す
ることができる。さらに、これらのテストパターンの検
査データを用いて、プロセスの異常診断を簡単に実施で
きる。これにより、（ａ）異常診断用の各種パラメータ
値や３次元加工状態に関するウエハ内分布、ウエハ間変
動、およびそれらの時系列変化を把握・分析することが
可能となる。従つて、解析時点の異常分析だけでなく、
異常多発の予知等も可能である。（ｂ）半導体製造にお
ける歩留りの早期向上、高レベルの維持が可能である等
の利点があり、サブミクロン・プロセス以降の超微細半
導体製品の開発が迅速化される。
以上説明したように、本発明によれば、製品ペレツトの
素子パラメータ値の異常発生状況に基づく異常診断知識
を簡単に収集でき、さらにこれを利用して多大な時と労
力を費すことなく、半導体製品の構造上の異常を検出
し、製造プロセスの異常診断が行える。また、製造プロ
セスを変更することなく、テストパターンを製品ウエハ
上に形成できるので、プロセスの診断が容易となる。
素子パラメータ値の異常発生状況に基づく異常診断知識
を簡単に収集でき、さらにこれを利用して多大な時と労
力を費すことなく、半導体製品の構造上の異常を検出
し、製造プロセスの異常診断が行える。また、製造プロ
セスを変更することなく、テストパターンを製品ウエハ
上に形成できるので、プロセスの診断が容易となる。
第１図は本発明の一実施例を示す半導体製造プロセスの
異常診断装置のブロツク図、第２図は本発明におけるウ
エハ上のテストパターンを示す図、第３図は測定データ
から素子パラメータ値を推定するための処理フローチヤ
ート、第４図はFETの素子パラメータを示す図、第５図
は本発明による診断知識の記憶形式を示す図、第６図は
本発明の他の実施例を示すウエハ上のテストパターンの
斜視図、第７図はテストパターンのウエハ上の配置図、
第８図は同じくテストパターンのレチクル上の配置図で
ある。 1:半導体製造プロセス、１−1:製造工程、１−2:検査工
程、2:データ収集装置、3:記憶装置、4:処理装置、5:デ
イスプレイ装置、6:ペレツト、7:テストパターン、8:レ
チクル、21,22:被測定体、23,24,23′,24′：測定端子
（パード）。
異常診断装置のブロツク図、第２図は本発明におけるウ
エハ上のテストパターンを示す図、第３図は測定データ
から素子パラメータ値を推定するための処理フローチヤ
ート、第４図はFETの素子パラメータを示す図、第５図
は本発明による診断知識の記憶形式を示す図、第６図は
本発明の他の実施例を示すウエハ上のテストパターンの
斜視図、第７図はテストパターンのウエハ上の配置図、
第８図は同じくテストパターンのレチクル上の配置図で
ある。 1:半導体製造プロセス、１−1:製造工程、１−2:検査工
程、2:データ収集装置、3:記憶装置、4:処理装置、5:デ
イスプレイ装置、6:ペレツト、7:テストパターン、8:レ
チクル、21,22:被測定体、23,24,23′,24′：測定端子
（パード）。
Claims (2)
- 【請求項１】半導体製品となる半導体ウエハ上にテスト
パターンを備え、該テストパターンの検査データを収集
し、該検査データを基にして、上記半導体ウエハの素子
パラメータ値を推定処理した後、規格範囲と比較するこ
とにより該素子パラメータの異常発生の有無を判定し、
該ウエハの既知の異常原因を受け付けて、該異常原因と
上記異常発生状況を１組にして、これを診断知識として
記憶することを特徴とする半導体プロセス異常診断方
式。 - 【請求項２】上記テストパターンを、半導体ウエハ上に
製品ペレツトと同時に作成する際に、電気計測用テスト
パターンと、電子顕微鏡による計測・観察のためのテス
トパターンを設けることを特徴とする特許請求の範囲第
１項記載の半導体プロセス異常診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23977885A JPH06101509B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体プロセス異常診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23977885A JPH06101509B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体プロセス異常診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298739A JPS6298739A (ja) | 1987-05-08 |
| JPH06101509B2 true JPH06101509B2 (ja) | 1994-12-12 |
Family
ID=17049752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23977885A Expired - Lifetime JPH06101509B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体プロセス異常診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101509B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02234451A (ja) * | 1989-03-07 | 1990-09-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｌｓｉ製造工程の不良工程抽出方法 |
| CN113655370B (zh) * | 2021-08-13 | 2024-08-09 | 海光信息技术股份有限公司 | 确定芯片异常测试工况的方法、装置、系统及相关设备 |
| WO2025115081A1 (ja) * | 2023-11-28 | 2025-06-05 | 株式会社日立ハイテク | プロセス診断システム、プロセス監視システム及びウェハ |
| CN119208176B (zh) * | 2024-09-18 | 2025-12-02 | 浙江创芯集成电路有限公司 | 半导体产线异常检测方法、装置及存储介质、设备 |
-
1985
- 1985-10-25 JP JP23977885A patent/JPH06101509B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298739A (ja) | 1987-05-08 |
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