JPH06101578B2 - プレーナ型ヘテロ接合アバランシェフォトダイオード - Google Patents
プレーナ型ヘテロ接合アバランシェフォトダイオードInfo
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- JPH06101578B2 JPH06101578B2 JP59054908A JP5490884A JPH06101578B2 JP H06101578 B2 JPH06101578 B2 JP H06101578B2 JP 59054908 A JP59054908 A JP 59054908A JP 5490884 A JP5490884 A JP 5490884A JP H06101578 B2 JPH06101578 B2 JP H06101578B2
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- Japan
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- layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
- H10F30/225—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes
- H10F30/2255—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers form heterostructures, e.g. SAM structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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- Light Receiving Elements (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は逆バイアス電圧で使用する半導体受光素子に関
し、更に詳しくはいわゆるガードリング効果を有するブ
レーナ型ヘテロ接合半導体受光素子に関する。
し、更に詳しくはいわゆるガードリング効果を有するブ
レーナ型ヘテロ接合半導体受光素子に関する。
（従来技術とその問題点） 現在、光通信用波長域として光ファイバーの伝送損失の
低い１〜1.6μｍ波長域が主流であり、この波長域にお
いて高速かつ高感度特性を有する半導体受光素子として
フォトダイオード（PD）あるいはアバランシフォトダイ
オード（APD）の研究開発が進められている。上記波長
域に感度を有する材料としてGeおよびIn0.53 Ga0.47As
が現在最も研究されているが、Ge−APDは暗電流が多く
従って過剰雑音が大きいという欠点を有している。それ
に代ってIn0.53 Ga0.47AsはInPに格子整合したヘテロ接
合形成が可能であるため、In Ga As層で光吸収によって
発生した電子−正孔キャリアの一方のみをアバランシ層
であるInP層へ輸送してアバランシ増倍させるような構
造を採用することにより、過剰雑音が小さくでき従って
高受信感度の達成が可能である。その構造例は第１図の
如くであり、この構造については既に特願54−39169に
おいて提案されている。n+−InP基板１の上にｎ−InPバ
ッファ層２、n-−In0.53 Ga0.47As層３、ｎ−InP層４、
n-−InP層４′を形成した後、熱拡散あるいはイオン注
入によりｐ型導電領域５を設けてpn接合を形成してい
る。６は反射防止を兼ねた表面保護膜で、７、８は各々
ｐ側電極、ｎ側電極である。かかる構造においては、電
極７−８間に逆バイアス電圧を印加し、空之層をIn Ga
As層３まで伸ばす事によって禁制帯域の狭いIn Ga Asで
光を吸収させ、発生した正孔キャリアを禁制帯域の広い
InP層４内に設けたpn接合まで輸送してアバランシ増倍
を生じさせている。すなわち禁制帯幅の広いInpで電圧
降伏が生じるために、低暗電流受光素子が実現でき、従
って低雑音かつ高受信感度が期待できる。
低い１〜1.6μｍ波長域が主流であり、この波長域にお
いて高速かつ高感度特性を有する半導体受光素子として
フォトダイオード（PD）あるいはアバランシフォトダイ
オード（APD）の研究開発が進められている。上記波長
域に感度を有する材料としてGeおよびIn0.53 Ga0.47As
が現在最も研究されているが、Ge−APDは暗電流が多く
従って過剰雑音が大きいという欠点を有している。それ
に代ってIn0.53 Ga0.47AsはInPに格子整合したヘテロ接
合形成が可能であるため、In Ga As層で光吸収によって
発生した電子−正孔キャリアの一方のみをアバランシ層
であるInP層へ輸送してアバランシ増倍させるような構
造を採用することにより、過剰雑音が小さくでき従って
高受信感度の達成が可能である。その構造例は第１図の
如くであり、この構造については既に特願54−39169に
おいて提案されている。n+−InP基板１の上にｎ−InPバ
ッファ層２、n-−In0.53 Ga0.47As層３、ｎ−InP層４、
n-−InP層４′を形成した後、熱拡散あるいはイオン注
入によりｐ型導電領域５を設けてpn接合を形成してい
る。６は反射防止を兼ねた表面保護膜で、７、８は各々
ｐ側電極、ｎ側電極である。かかる構造においては、電
極７−８間に逆バイアス電圧を印加し、空之層をIn Ga
As層３まで伸ばす事によって禁制帯域の狭いIn Ga Asで
光を吸収させ、発生した正孔キャリアを禁制帯域の広い
InP層４内に設けたpn接合まで輸送してアバランシ増倍
を生じさせている。すなわち禁制帯幅の広いInpで電圧
降伏が生じるために、低暗電流受光素子が実現でき、従
って低雑音かつ高受信感度が期待できる。
しかしながら、第１図に示す構造においては選択的に形
成したpn接合部の正の曲率を有する部分5aに高電界が集
中する為、平坦部5bよりも低い逆バイアス電圧において
電圧降伏が生じ、受光領域に対応する5bの部分で充分に
キャリア増倍が得られないという欠点を有している。そ
こで5a部が負の曲率（ｒＯ）を有し、かつ降伏電圧が
5b部よりも高くなる傾斜型接合を設けた、すなわち第２
図に示すような云わゆるガードリング５′を有する構造
がよく知られている。これはSi−APDあるいはGe−APDの
ように単一の材料から形成される受光素子においては非
常に有効である。しかし、第１図に示したヘテロ接合を
有するAPDに対しては有効ではない。この状況を更に詳
しく説明する。第２図に示すように、第１図の構造にガ
ードリング５′を適用した場合、ガードリング５′の接
合位置が受光領域５のそれよりもIn Ga As層３とInP層４とのヘテロ界面に近接するため、ヘテ
ロ界面に印加される電界強度はは、受光領域５よりもガ
ードリング５′の部分の方が高くなる。従って空之層が
In Ga As層３に達しているとき上述した第１図の場合と
同様、ガードリングの曲率部５′ａにおいてIn Ga As層
の電圧降伏が生じてしまい、受光領域に対応する5bの部
分でのキャリア増倍が充分に行われないという欠点を有
してしまう。すなわち、従来構造では、受光領域で充分
に増倍が得られないうちに電圧降伏が生じてしまうとい
う欠点を有していた。
成したpn接合部の正の曲率を有する部分5aに高電界が集
中する為、平坦部5bよりも低い逆バイアス電圧において
電圧降伏が生じ、受光領域に対応する5bの部分で充分に
キャリア増倍が得られないという欠点を有している。そ
こで5a部が負の曲率（ｒＯ）を有し、かつ降伏電圧が
5b部よりも高くなる傾斜型接合を設けた、すなわち第２
図に示すような云わゆるガードリング５′を有する構造
がよく知られている。これはSi−APDあるいはGe−APDの
ように単一の材料から形成される受光素子においては非
常に有効である。しかし、第１図に示したヘテロ接合を
有するAPDに対しては有効ではない。この状況を更に詳
しく説明する。第２図に示すように、第１図の構造にガ
ードリング５′を適用した場合、ガードリング５′の接
合位置が受光領域５のそれよりもIn Ga As層３とInP層４とのヘテロ界面に近接するため、ヘテ
ロ界面に印加される電界強度はは、受光領域５よりもガ
ードリング５′の部分の方が高くなる。従って空之層が
In Ga As層３に達しているとき上述した第１図の場合と
同様、ガードリングの曲率部５′ａにおいてIn Ga As層
の電圧降伏が生じてしまい、受光領域に対応する5bの部
分でのキャリア増倍が充分に行われないという欠点を有
してしまう。すなわち、従来構造では、受光領域で充分
に増倍が得られないうちに電圧降伏が生じてしまうとい
う欠点を有していた。
（発明の目的） 本発明はこのような従来の欠点を除去せしめ、ガードリ
ングにおいて電圧降伏が生じる以前に、受光領域で充分
なキャリア増倍による電圧降伏が生じるヘテロ接合を用
いた半導体受光素子を提供することにある。
ングにおいて電圧降伏が生じる以前に、受光領域で充分
なキャリア増倍による電圧降伏が生じるヘテロ接合を用
いた半導体受光素子を提供することにある。
（発明の構成） 本発明のプレーナ型ヘテロ接合アバランシェフォトダイ
オードは少なくともEg1なる禁制帯幅を有する第１導電
型の光吸収のための半導体層、該光吸収層の上に積層さ
れたEg2（ただしEg2＞Eg1）なる禁制帯幅を有する第１
導電型アバランシェ増倍のための半導体層を有し、該ア
バランシェ増倍層中に急峻な階段型pn接合（第１のpn接
合とする）フロントを与える、不純物濃度の十分高い第
２導電型の第１領域、該第２導電型第１領域の外周縁に
おける第１導電型アバランシェ増倍層との境界を与える
曲率を有する部分を、リング状に囲んだ第２導電型の第
２の領域、該リング状第２導電型第２領域の外側周縁部
における第１導電型アバランシェ増倍層との境界を与え
る領域を更にリング状に囲んだ第２導電型の第３領域が
設けられて、第２導電型第２領域及び第２導電型第３領
域は第１導電型アバランシェ増倍層との境界において傾
斜型pn接合（それぞれ第２、第３のpn接合とする）を与
える事を特徴とし、更に、第２導電型第２領域のpn接合
フロントの表面からの深さは第２導電型第１領域及び第
２導電型第３領域の深さよりも深いことを特徴とする。
オードは少なくともEg1なる禁制帯幅を有する第１導電
型の光吸収のための半導体層、該光吸収層の上に積層さ
れたEg2（ただしEg2＞Eg1）なる禁制帯幅を有する第１
導電型アバランシェ増倍のための半導体層を有し、該ア
バランシェ増倍層中に急峻な階段型pn接合（第１のpn接
合とする）フロントを与える、不純物濃度の十分高い第
２導電型の第１領域、該第２導電型第１領域の外周縁に
おける第１導電型アバランシェ増倍層との境界を与える
曲率を有する部分を、リング状に囲んだ第２導電型の第
２の領域、該リング状第２導電型第２領域の外側周縁部
における第１導電型アバランシェ増倍層との境界を与え
る領域を更にリング状に囲んだ第２導電型の第３領域が
設けられて、第２導電型第２領域及び第２導電型第３領
域は第１導電型アバランシェ増倍層との境界において傾
斜型pn接合（それぞれ第２、第３のpn接合とする）を与
える事を特徴とし、更に、第２導電型第２領域のpn接合
フロントの表面からの深さは第２導電型第１領域及び第
２導電型第３領域の深さよりも深いことを特徴とする。
（発明の詳細な説明） 本発明は上述の構成により従来の欠点を解決した。すな
わち受光領域である第１のpn接合とがードリングである
第２のpn接合から構成される第２図の構造では、第２の
pn接合が第１のpn接合よりもヘテロ界面に近接するため
第２のpn接合の曲率部５′ａにおける電圧降伏が生じる
ために均一な高アバランシェ増倍層特性が得られなかっ
たが、第２のpn接合を囲むように第２のpn接合よりも浅
く位置する本発明の第３のpn接合を設けることにより、
第２のpn接合曲率部５′ａの曲率を負にすることができ
（ｒＯ）従って第２のpn接合と第３のpn接合の降伏電
圧を第１のpn接合部のそれよりも高く設定でき均一な高
アバランシェ増倍特性が得られる。
わち受光領域である第１のpn接合とがードリングである
第２のpn接合から構成される第２図の構造では、第２の
pn接合が第１のpn接合よりもヘテロ界面に近接するため
第２のpn接合の曲率部５′ａにおける電圧降伏が生じる
ために均一な高アバランシェ増倍層特性が得られなかっ
たが、第２のpn接合を囲むように第２のpn接合よりも浅
く位置する本発明の第３のpn接合を設けることにより、
第２のpn接合曲率部５′ａの曲率を負にすることができ
（ｒＯ）従って第２のpn接合と第３のpn接合の降伏電
圧を第１のpn接合部のそれよりも高く設定でき均一な高
アバランシェ増倍特性が得られる。
（実施例） 以下第１図、第２図と同様InP/In Ga Asヘテロ接合APD
について実施例を用いてより詳細に説明するが、他のヘ
テロ接合、例えばAl Ga As/Ga As、Al Ga Sb/Ga Sb等に
ついても全く同様であることは容易に理解される。
について実施例を用いてより詳細に説明するが、他のヘ
テロ接合、例えばAl Ga As/Ga As、Al Ga Sb/Ga Sb等に
ついても全く同様であることは容易に理解される。
第３図は、本発明による受光素子の一実施例である。
n+−InP基板１上に、ｎ−InPバッファ層２を１μｍ厚
に、３〜５×1015cm-3キャリア濃度のｎ−In0.53 Ga
0.47As層３を3.5μｍ厚に、波長1.3μｍ相当のIn Ga As
P層３′を0.3μｍ厚に、１〜２×1016cm-3キャリア濃度
のｎ−InP層４を1.5μｍ厚に、１〜５×1015cm-3キャリ
ア濃度のn-−InP層４′を２μｍ厚に順次形成した後、C
dの熱拡散法により階段型の第１のpn接合５を、Beのイ
オン注入法により傾斜型の第２及び第３のpn接合５′、
５″を各々形成した。
に、３〜５×1015cm-3キャリア濃度のｎ−In0.53 Ga
0.47As層３を3.5μｍ厚に、波長1.3μｍ相当のIn Ga As
P層３′を0.3μｍ厚に、１〜２×1016cm-3キャリア濃度
のｎ−InP層４を1.5μｍ厚に、１〜５×1015cm-3キャリ
ア濃度のn-−InP層４′を２μｍ厚に順次形成した後、C
dの熱拡散法により階段型の第１のpn接合５を、Beのイ
オン注入法により傾斜型の第２及び第３のpn接合５′、
５″を各々形成した。
第２と第３のpn接合５′、５″は各々、Beイオンの加速
エネルギーを変えることによって（第２は100KV、第３
は60KV加速）、その接合深さを調整した。
エネルギーを変えることによって（第２は100KV、第３
は60KV加速）、その接合深さを調整した。
第３図に示す構造により、第２のpn接合曲率部５′ａの
曲率が第２図の場合と違って負になる（ｒＯ）ため、
第２のpn接合の降伏電圧が、従来の第２図の場合よりも
高くなる。更に第３のpn接合は、第２のpn接合よりもヘ
テロ界面から離れているため、第３のpn接合曲率部５″
ａにおける電圧降伏は、第２図における曲率部５′ａよ
りも高くかつ第１のpn接合の受光領域に対応する5b部よ
りも高くすることができる。従って受光領域に対応する
第１のpn接合部5bにおけるキャリア増倍を充分に行うこ
とができる。
曲率が第２図の場合と違って負になる（ｒＯ）ため、
第２のpn接合の降伏電圧が、従来の第２図の場合よりも
高くなる。更に第３のpn接合は、第２のpn接合よりもヘ
テロ界面から離れているため、第３のpn接合曲率部５″
ａにおける電圧降伏は、第２図における曲率部５′ａよ
りも高くかつ第１のpn接合の受光領域に対応する5b部よ
りも高くすることができる。従って受光領域に対応する
第１のpn接合部5bにおけるキャリア増倍を充分に行うこ
とができる。
（発明の効果） 本発明による第３図の構造で作製したInP/In Ga Asヘテ
ロ接合APDの増倍特性は第４図に示す如くであり、第２
および第３のpn接合から成るガードリング部よりも第１
のpn接合から成る受光領域におけるキャリア増倍が大き
い状況が実現された。このときの最大増倍率は50倍程度
であり、従来の第２図の構造を用いた場合の10倍程度よ
りも良好な結果を得た。
ロ接合APDの増倍特性は第４図に示す如くであり、第２
および第３のpn接合から成るガードリング部よりも第１
のpn接合から成る受光領域におけるキャリア増倍が大き
い状況が実現された。このときの最大増倍率は50倍程度
であり、従来の第２図の構造を用いた場合の10倍程度よ
りも良好な結果を得た。
以上、本発明によれば、第１のpn接合フロント平坦部よ
りも高い降伏電圧のガードリングを形成でき、受光領域
における均一なアバランシェ高増倍特性が得られる利点
を有している。
りも高い降伏電圧のガードリングを形成でき、受光領域
における均一なアバランシェ高増倍特性が得られる利点
を有している。
第１図、第２図は従来のヘテロ接合半導体受光素子の断
面図であり、第３図は本発明のヘテロ接合半導体受光素
子を示す図である。 第４図は本発明の効果の一例で、増倍特性を示してい
る。 図において、１は半導体基板、２は１と同種の半導体バ
ッファ層、３は禁制帯幅の小さい光吸収層、３′は３と
４との中間の禁制帯幅を有する半導体層４は禁制帯幅の
大きいアバランシ増倍層、４′は４と同種で４よりもキ
ャリア濃度の低い半導体層、５、５′、５″は各々第１
のpn接合、第２のpn接合、第３のpn接合、5a、５′ａ、
５″ａはその接合の曲率部、5bは接合の平坦部、６は表
面保護膜、７、８は各々pn側電極、ｎ側電極である。
面図であり、第３図は本発明のヘテロ接合半導体受光素
子を示す図である。 第４図は本発明の効果の一例で、増倍特性を示してい
る。 図において、１は半導体基板、２は１と同種の半導体バ
ッファ層、３は禁制帯幅の小さい光吸収層、３′は３と
４との中間の禁制帯幅を有する半導体層４は禁制帯幅の
大きいアバランシ増倍層、４′は４と同種で４よりもキ
ャリア濃度の低い半導体層、５、５′、５″は各々第１
のpn接合、第２のpn接合、第３のpn接合、5a、５′ａ、
５″ａはその接合の曲率部、5bは接合の平坦部、６は表
面保護膜、７、８は各々pn側電極、ｎ側電極である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉本 喜正 東京都港区芝５丁目33番１号 日本電気株 式会社内 (56)参考文献 特開 昭56−58286（ＪＰ，Ａ) 特開 昭58−30164（ＪＰ，Ａ) 特開 昭58−157177（ＪＰ，Ａ)
Claims (1)
- 【請求項１】少なくともEg1なる禁制帯幅を有する第１
導電型の光吸収のための半導体層、該光吸収層の上に積
層されたEg2（ただしEg2＞Eg1）なる禁制帯幅を有する
第１導電型のアバランシェ増倍のための半導体層を有
し、該アバランシェ増倍層中に急峻な階段型pn接合（第
１のpn接合とする）フロントを与える不純物濃度の十分
高い第２導電型の第１領域、該第２導電型第１領域の外
周縁における第１導電型アバランシェ増倍層との境界を
与える曲率を有する部分を、リング状に囲んだ第２導電
型の第２領域、該リング状第２導電型第２領域の外側周
縁部における第１導電型アバランシェ増倍層との境界を
与える領域を更にリング状に囲んだ第２導電型の第３領
域が設けられて、第２導電型第２領域及び第２導電型第
３領域は第１導電型アバランシェ増倍層との境界におい
て傾斜型pn接合（それぞれ第２、第３のpn接合とする）
を与えることを特徴とし、更に、第２導電型第２領域の
pn接合フロントの表面からの深さは第２導電型第１領域
及び第２導電型第３領域の深さよりも深いことを特徴と
するプレーナ型ヘテロ接合アバランシェフォトダイオー
ド。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054908A JPH06101578B2 (ja) | 1984-03-22 | 1984-03-22 | プレーナ型ヘテロ接合アバランシェフォトダイオード |
| US06/713,669 US4651187A (en) | 1984-03-22 | 1985-03-19 | Avalanche photodiode |
| DE8585103299T DE3567128D1 (en) | 1984-03-22 | 1985-03-21 | Avalanche photodiode and its manufacturing method |
| EP85103299A EP0159544B1 (en) | 1984-03-22 | 1985-03-21 | Avalanche photodiode and its manufacturing method |
| CA000477076A CA1261450A (en) | 1984-03-22 | 1985-03-21 | Avalanche photodiode with double guard ring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054908A JPH06101578B2 (ja) | 1984-03-22 | 1984-03-22 | プレーナ型ヘテロ接合アバランシェフォトダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60198786A JPS60198786A (ja) | 1985-10-08 |
| JPH06101578B2 true JPH06101578B2 (ja) | 1994-12-12 |
Family
ID=12983695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054908A Expired - Lifetime JPH06101578B2 (ja) | 1984-03-22 | 1984-03-22 | プレーナ型ヘテロ接合アバランシェフォトダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101578B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390868A (ja) * | 1986-10-03 | 1988-04-21 | Nec Corp | 半導体受光素子の製造方法 |
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Family Cites Families (6)
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|---|---|---|---|---|
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| JPS54102876A (en) * | 1978-01-30 | 1979-08-13 | Mitsubishi Electric Corp | Manufacture for planer type semiconductor device |
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| JPS5658286A (en) * | 1979-10-18 | 1981-05-21 | Nippon Telegr & Teleph Corp <Ntt> | Forming method for guard ring of avalanche photodiode |
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| JPS58157177A (ja) * | 1982-03-15 | 1983-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-03-22 JP JP59054908A patent/JPH06101578B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60198786A (ja) | 1985-10-08 |
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