JPH06101714B2 - メモリチェック回路 - Google Patents
メモリチェック回路Info
- Publication number
- JPH06101714B2 JPH06101714B2 JP63068160A JP6816088A JPH06101714B2 JP H06101714 B2 JPH06101714 B2 JP H06101714B2 JP 63068160 A JP63068160 A JP 63068160A JP 6816088 A JP6816088 A JP 6816088A JP H06101714 B2 JPH06101714 B2 JP H06101714B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- flip
- flop
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリチェック回路、特にPCM伝送装置で使用
される回路編集用アドレスコントロールメモリのハード
ウェア障害チェック回路に関する。
される回路編集用アドレスコントロールメモリのハード
ウェア障害チェック回路に関する。
従来このようなアドレスコントロールメモリ（ACM）の
障害チェックは、CPUを使用して、全アドレスのデータ
を周期的にチェックする、またはメモリを１ビット大き
くしてパリティを付加し、読み出しデータのパリティチ
ェックをする等の方法によっていた。
障害チェックは、CPUを使用して、全アドレスのデータ
を周期的にチェックする、またはメモリを１ビット大き
くしてパリティを付加し、読み出しデータのパリティチ
ェックをする等の方法によっていた。
このような障害チェックは、いずれの場合もCPUやメモ
リそのもの、あるいはパリティ回路の増設が必要とさ
れ、装置構成の増大につながっていた。
リそのもの、あるいはパリティ回路の増設が必要とさ
れ、装置構成の増大につながっていた。
本発明の目的は、このような問題点を解決したメモリチ
ェック回路を提供することにある。
ェック回路を提供することにある。
本発明のメモリチェック回路は、 第１のメモリと、第２のメモリと、第１のメモリの内容
を第２のメモリへ周期的に転送する手段と、第２のメモ
リの内容を前記転送に先立って読み取り、その読み出し
データと前記転送時の転送されるデータとを比較する手
段とを有している。
を第２のメモリへ周期的に転送する手段と、第２のメモ
リの内容を前記転送に先立って読み取り、その読み出し
データと前記転送時の転送されるデータとを比較する手
段とを有している。
第１図に本発明の一実施例を示す。本実施例のメモリチ
ェック回路は、原メモリであるマスタメモリ（MASTER M
EM）１と、転送先でありRAMにより構成されるアドレス
コントロールメモリ（ACM）２と、例えばEXORゲートよ
り構成される比較器（COMR）３と、セットリセットフリ
ップフロップ４と、Ｄフリップフロップ5,7と、ANDゲー
ト６と、書き込みバッファ８と、読み出しバッファ９と
から構成されている。
ェック回路は、原メモリであるマスタメモリ（MASTER M
EM）１と、転送先でありRAMにより構成されるアドレス
コントロールメモリ（ACM）２と、例えばEXORゲートよ
り構成される比較器（COMR）３と、セットリセットフリ
ップフロップ４と、Ｄフリップフロップ5,7と、ANDゲー
ト６と、書き込みバッファ８と、読み出しバッファ９と
から構成されている。
マスタメモリ１の出力および読み出しバッファ９の出力
は比較器３の入力に接続され、比較器３の出力はセット
リセットフリップフロップ４のＳ入力に接続される。フ
リップフロップ４のＱ出力はＤフリップフロップ５のＤ
入力およびANDゲート６の一方の入力に接続される。フ
リップフロップ５のＱ出力はANDゲート６の他方の入力
に接続され、ANDゲート６の出力はＤフリップフロップ
７のＤ入力に接続される。セットリセットフリップフロ
ップ４のＲ入力およびＤフリップフロップ5,7のＣ入力
には共通のフレームパルスが入力される。
は比較器３の入力に接続され、比較器３の出力はセット
リセットフリップフロップ４のＳ入力に接続される。フ
リップフロップ４のＱ出力はＤフリップフロップ５のＤ
入力およびANDゲート６の一方の入力に接続される。フ
リップフロップ５のＱ出力はANDゲート６の他方の入力
に接続され、ANDゲート６の出力はＤフリップフロップ
７のＤ入力に接続される。セットリセットフリップフロ
ップ４のＲ入力およびＤフリップフロップ5,7のＣ入力
には共通のフレームパルスが入力される。
次に、本実施例の動作を第２図の波形図をも参照しなが
ら説明する。
ら説明する。
マスタメモリ１から書き込みデータ（W DATA）がフレー
ム周期毎にアドレス１〜Ｎにつき全データがW11〜W1N,W
21〜W2N,・・・と読み出される。一般にマスタメモリ１
の内容は非常に迅速で書き換えられるので、書き込みデ
ータW11とW21、書き込みデータW12とW22というような同
一番地のデータは、たかだか隣接フレームのデータが異
なるのみで、３フレームにわたってそれぞれの同一番地
のデータが異なることはない。
ム周期毎にアドレス１〜Ｎにつき全データがW11〜W1N,W
21〜W2N,・・・と読み出される。一般にマスタメモリ１
の内容は非常に迅速で書き換えられるので、書き込みデ
ータW11とW21、書き込みデータW12とW22というような同
一番地のデータは、たかだか隣接フレームのデータが異
なるのみで、３フレームにわたってそれぞれの同一番地
のデータが異なることはない。
書き込みデータはそのまま書き込み許可パルス（WE）で
書き込みバッファ８を経てアドレスコントロールメモリ
２の同一アドレス１〜Ｎに書き込まれる。また、書き込
みデータは比較器３の一方の入力に送られる。
書き込みバッファ８を経てアドレスコントロールメモリ
２の同一アドレス１〜Ｎに書き込まれる。また、書き込
みデータは比較器３の一方の入力に送られる。
アドレスコントロールメモリ２からは書き込みに先だ
ち、読み出し許可パルス（RE）で１つ前のフレームで書
き込んだW01〜W0N,W11〜W1N等のデータ（R DATA）が読
み出され、読み出しデータは読み出し許可パルス（RE）
で読み出しバッファ９を経て比較器３の他方の入力に送
られる。
ち、読み出し許可パルス（RE）で１つ前のフレームで書
き込んだW01〜W0N,W11〜W1N等のデータ（R DATA）が読
み出され、読み出しデータは読み出し許可パルス（RE）
で読み出しバッファ９を経て比較器３の他方の入力に送
られる。
比較器３では、マスタメモリ１からの書き込みデータ
と、アドレスコントロールメモリ２から読み出された１
フレーム前の読み出しデータの全てをビット毎に比較す
る。すなわち書き込みデータのW11と読み出しデータのW
01、書き込みデータのW21と読み出しデータのW11、書き
込みデータのWN1と読み出しデータのＷ（Ｎ−１）,1等
を次々に比較して、両者に不一致があれば誤りパルス
（ERR PULSE）を出し、セットリセットフリップフロッ
プ４をセットする。
と、アドレスコントロールメモリ２から読み出された１
フレーム前の読み出しデータの全てをビット毎に比較す
る。すなわち書き込みデータのW11と読み出しデータのW
01、書き込みデータのW21と読み出しデータのW11、書き
込みデータのWN1と読み出しデータのＷ（Ｎ−１）,1等
を次々に比較して、両者に不一致があれば誤りパルス
（ERR PULSE）を出し、セットリセットフリップフロッ
プ４をセットする。
第２図には、比較器３の出力をCOMR OUTで、フリップフ
ロップ４の出力をFF4 OUTで、フリップフロップ５の出
力をFF5 OUTで、フリップフロップ７の出力をFF7 OUTで
示している。
ロップ４の出力をFF4 OUTで、フリップフロップ５の出
力をFF5 OUTで、フリップフロップ７の出力をFF7 OUTで
示している。
今、点線で示すように比較器３が誤りパルスを出力した
とすると、誤りパルスによりフリップフロップ４はセッ
トされ、フレームパルスでリセットされる。フリップフ
ロップ４の結果はフレームパルス毎に破壊読み出しさ
れ、フリップフロップ５へ読み取られる。
とすると、誤りパルスによりフリップフロップ４はセッ
トされ、フレームパルスでリセットされる。フリップフ
ロップ４の結果はフレームパルス毎に破壊読み出しさ
れ、フリップフロップ５へ読み取られる。
フリップフロップ４と５の結果はANDゲート６を介して
同じフレームパルスでフリップフロップ７へ読み取ら
れ、その出力がアドレスコントロールメモリ２の障害を
示す警報出力となる。
同じフレームパルスでフリップフロップ７へ読み取ら
れ、その出力がアドレスコントロールメモリ２の障害を
示す警報出力となる。
以上のように本実施例によれば、１個の比較器（EXORゲ
ート）と３個のフリップフロップと１個のANDゲート
で、アドレスコントロールメモリの障害を検出すること
ができる。
ート）と３個のフリップフロップと１個のANDゲート
で、アドレスコントロールメモリの障害を検出すること
ができる。
以上説明したように、本発明によれば、データ転送回路
に簡単な照合回路を付加することでメモリのチェックを
行うことができる。
に簡単な照合回路を付加することでメモリのチェックを
行うことができる。
第１図は本発明の一実施例を示すブロック図、第２図は
動作波形を示す図である。 １……マスタメモリ ２……アドレスコントロールメモリ ３……比較器 ４……セットリセットフリップフロップ 5,7……Ｄフリップフロップ ６……ANDゲート ８……書き込みバッファ ９……読み出しバッファ
動作波形を示す図である。 １……マスタメモリ ２……アドレスコントロールメモリ ３……比較器 ４……セットリセットフリップフロップ 5,7……Ｄフリップフロップ ６……ANDゲート ８……書き込みバッファ ９……読み出しバッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒川 顕一 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 (72)発明者 露木 典秀 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 (72)発明者 杉元 敏朗 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 (56)参考文献 特開 昭58−118096（ＪＰ，Ａ) 実開 昭60−34644（ＪＰ，Ｕ) 実開 昭51−145825（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】第１のメモリと、第２のメモリと、第１の
メモリの内容を第２のメモリへ周期的に転送する手段
と、第２のメモリの内容を前記転送に先立って読み取
り、その読み出しデータと前記転送時の転送されるデー
タとを比較する手段とを有するメモリチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068160A JPH06101714B2 (ja) | 1988-03-24 | 1988-03-24 | メモリチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068160A JPH06101714B2 (ja) | 1988-03-24 | 1988-03-24 | メモリチェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241651A JPH01241651A (ja) | 1989-09-26 |
| JPH06101714B2 true JPH06101714B2 (ja) | 1994-12-12 |
Family
ID=13365727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068160A Expired - Fee Related JPH06101714B2 (ja) | 1988-03-24 | 1988-03-24 | メモリチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101714B2 (ja) |
-
1988
- 1988-03-24 JP JP63068160A patent/JPH06101714B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01241651A (ja) | 1989-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001524247A (ja) | 複数のメモリアドレスを格納および処理するための方法およびシステム | |
| JPH06101714B2 (ja) | メモリチェック回路 | |
| JP3220749B2 (ja) | メモリー制御装置及びメモリー制御方法 | |
| JPS60201456A (ja) | メモリアクセス制御方式 | |
| JPS619766A (ja) | デ−タ転送装置 | |
| JP2591304B2 (ja) | メモリ監視回路 | |
| JPS61248141A (ja) | Ｆｉｆｏ自己診断装置 | |
| JP3013011B2 (ja) | バッファ回路 | |
| JPS5821734B2 (ja) | ダイレクトメモリアクセス制御方式 | |
| JPS6043763A (ja) | バツフア制御方式 | |
| JPH0137019B2 (ja) | ||
| JPS63163555A (ja) | 高速メモリ装置 | |
| JPH03248242A (ja) | メモリ制御回路 | |
| JPH01270157A (ja) | 多重化メモリ装置 | |
| JPS60189558A (ja) | アドレス情報出力方式 | |
| JPH0544755B2 (ja) | ||
| JPH05324516A (ja) | 速度変換回路 | |
| JPH0394349A (ja) | メモリのパリティチェック回路 | |
| JPH01310463A (ja) | 緩衝記憶装置 | |
| JPH032944A (ja) | メモリ容量の増量方式 | |
| JPS598057A (ja) | メモリ装置 | |
| JPS5825290B2 (ja) | ダイレクトメモリアクセスソウチ | |
| JPS6398900A (ja) | 連想記憶装置 | |
| JPH01220286A (ja) | 書き込み制御回路 | |
| JPH02275526A (ja) | 高速データ転送回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |